运放性能基石：从电流镜到带隙基准的偏置电路设计

1. 项目概述：为什么电流源是运放的“心脏”？

提起集成运算放大器，大家第一时间想到的可能是“虚短”、“虚断”，是各种眼花缭乱的反馈网络，是增益、带宽这些性能指标。但如果你问我，一个运放性能的基石是什么，我会毫不犹豫地告诉你：是它的内部电流源电路。这就像一栋摩天大楼，外观再宏伟，功能再齐全，如果地基不稳，一切都是空谈。电流源，就是运放这片“集成电路大厦”里，最深、最稳的那层地基。

你可能觉得电流源听起来很基础，不就是提供一个恒定电流嘛？但在模拟集成电路的世界里，一个高性能、高稳定性的电流源，其设计难度和精妙程度，丝毫不亚于运放本身。它直接决定了运放的偏置点是否稳定、温漂是否可控、电源抑制能力是否强大，进而影响到整个放大器的失调电压、共模抑制比、带宽乃至噪声性能。可以说，你手里任何一个精密运放的数据手册上，那些令人赞叹的性能参数，背后都站着一群默默无闻却极其出色的电流源电路。

这次，我们就抛开运放外部那些复杂的应用电路，潜入芯片内部，把镜头对准这些“幕后英雄”。我会带你拆解几种最经典、最核心的集成运放内部电流源电路，从最基本的镜像电流源开始，到能克服早期电压影响的威尔逊电流源、共源共栅电流源，再到提供精密偏置的带隙基准电压源衍生出的电流源。我们不光看它们怎么接，更要深挖它们为什么这么接，每种结构在追求“恒流”这个目标时，做出了哪些权衡，又解决了哪些实际工程中的痛点。无论你是正在学习模拟电路的学生，还是工作中需要选型或调试精密电路的工程师，理解这些内容，都能让你从“会用运放”进阶到“懂运放”，在面对电路异常时，能多一个维度的排查思路。

2. 核心思路：从“理想”到“现实”的恒流之路

设计一个集成运放内部的电流源，核心目标非常明确：用一个对温度和电源电压变化不敏感的参考量，去产生一个或多个同样稳定的偏置电流。这个目标听起来简单，但在硅片上实现时，却要直面晶体管的非线性、工艺偏差、温度系数以及有限的输出电阻等一系列现实挑战。整个电流源电路的设计演进史，就是一部与这些非理想因素不断斗争、寻求更优解的历史。

2.1 设计目标的层层递进

首先，我们必须明确对一个优秀内部电流源的核心诉求，这决定了我们的设计方向：

1. 高精度与匹配性：产生的电流值必须尽可能准确，并且多个镜像输出的电流之间要高度匹配。这是实现运放内部对称电路（如差分输入对）平衡的基础。
2. 高输出电阻：理想的电流源内阻无穷大，这样当负载电压变化时，输出电流才能保持恒定。在实际MOSFET或BJT中，有限的输出电阻（ro）会导致电流随负载电压变化，这是我们首要改善的对象。
3. 低温度系数：电流值不能随着芯片结温的变化而剧烈漂移。一个温漂大的偏置电流，会直接导致运放的失调电压、偏置电流等参数随温度变化，这在精密应用中是不可接受的。
4. 高电源抑制比（PSRR）：电源电压上的噪声或纹波，不应该耦合到偏置电流中。高的PSRR能确保运放在嘈杂的供电环境下依然保持稳定性能。
5. 尽可能小的电压裕度：在低电压供电的现代运放中，电流源两端需要消耗的电压（即最小工作电压）必须尽可能小，这样才能为信号摆幅留出更多空间。

这些目标往往是相互制约的。例如，为了提高输出电阻，我们可能需要堆叠更多晶体管，这就会增加电压裕度消耗。因此，所有经典电流源结构，都是在这种多目标优化中寻找最佳平衡点。

2.2 基础构建模块：PN结与电流公式

无论是BJT还是MOSFET工艺，电流源的核心都建立在晶体管的基本电流方程之上。

对于BJT，我们熟知的是PN结电压与电流的指数关系（肖克利方程）：Ic = Is * exp(Vbe / Vt)。其中Vt是热电压（约26mV @300K），Is是饱和电流。这个公式告诉我们，要想获得稳定的电流，要么精确控制Vbe（但这很难，因为Vbe本身有约-2mV/°C的温漂），要么利用两个匹配晶体管Vbe的差值来设定电流，这就是电流镜的基本思想。

对于MOSFET，工作在饱和区时，电流公式为：Id = 0.5 * μnCox * (W/L) * (Vgs - Vth)^2。这里，电流由器件的宽长比（W/L）和过驱动电压（Vgs-Vth）共同决定。MOSFET电流镜利用的是相同的Vgs下，电流与宽长比成正比这一原理。MOSFET没有BJT那样的基极电流误差，但其Vth的匹配性和温度系数、迁移率μ的温度系数（约-1.5次方关系）成为了新的挑战。

基于这些物理基础，工程师们发展出了一系列电路拓扑，从简单到复杂，性能不断提升。我们的拆解也将沿着这条性能提升的路径展开。

3. 经典电流源电路深度拆解

接下来，我们进入实战环节，逐一剖析集成运放中最常见的几种电流源电路。我会用“原理-实现-优缺点-应用场景”的四步法，让你彻底吃透每一种结构。

3.1 基础镜像电流源：一切的起点

这是最简单、最常用的电流源，也是所有复杂结构的基础。

电路结构与原理它通常由两个匹配的晶体管（Q1和Q2，或M1和M2）构成。Q1的集电极-基极短接，使其工作在二极管连接模式，作为一个电压参考。一个来自更高层级基准（如带隙基准）的参考电流Iref流入Q1，产生一个确定的Vbe电压。由于Q2的基极与Q1的基极相连（对于MOSFET则是栅极相连），因此Q2的Vbe与Q1相同（忽略连线电阻）。如果Q1和Q2完全匹配且处于相同温度下，那么Q2的集电极电流Ic2将严格镜像Iref。对于BJT，镜像比例由发射区面积比决定；对于MOSFET，则由宽长比（W/L）决定。

实操要点与计算假设我们使用BJT，且Q1和Q2完全相同。理论上，Io = Iref。但实际上，BJT的有限电流增益β会引入误差。Q1的基极电流为Iref/β，Q2的基极电流为Io/β。这两个基极电流都从Iref中抽取，因此实际流入Q1的电流小于Iref。可以推导出：Io = Iref * [β / (β+2)]。当β较大时（如100），误差约为2%。这是基础镜像源的主要误差之一。

在版图设计时，必须将Q1和Q2紧密放置，采用共质心（common-centroid）等匹配布局技术，以最小化工艺梯度带来的失配。同时，要确保两个晶体管的热耦合良好，使它们温度一致。

优缺点与应用场景

• 优点：结构极其简单，占用芯片面积小，速度快。
• 缺点：
  1. 输出电阻低（约等于单个晶体管的ro），恒流特性差。
  2. BJT版本有β误差，MOSFET版本则对Vth失配敏感（ΔId/Id ∝ ΔVth/(Vgs-Vth)）。
  3. 镜像精度受限于晶体管匹配度。
• 场景：常用于对精度和输出电阻要求不高的内部偏置，或为更精密的电流源提供初始偏置。在运放中，可能用于偏置一些非关键路径的电路。

3.2 威尔逊电流源：提升输出电阻的经典方案

为了克服基础镜像源输出电阻低的缺点，威尔逊电流源应运而生。它通过引入负反馈，显著提高了输出电阻。

电路结构与工作原理以BJT版本为例，它在基础镜像（Q1, Q2）的基础上，增加了第三个晶体管Q3。Q3的集电极作为输出端Io，其基极连接到Q2的集电极，发射极则连接到Q1的集电极。这个连接构成了一个负反馈环路。

工作原理可以这样定性理解：假设由于负载电压VL升高导致Io有增大的趋势。Io增大 → Q3的Ic3增大 → Q3的基极电流Ib3增大（因为Ib3 = Ic3/β）→ 这个增大的Ib3是从Q2的集电极抽取的 → 导致Q2的集电极电流Ic2被分流，从而有减小的趋势 → Q2的集电极电压（即Q3的基极电压）下降 → 这又抑制了Q3的电流Io增大。这个负反馈过程强制Io保持稳定，表现为从输出端看进去的电阻非常大。

定量分析与性能飞跃小信号分析可以证明，威尔逊电流源的输出电阻约为Ro ≈ β * ro3 / 2，比单个晶体管的ro提高了大约β/2倍！这是一个质的飞跃。同时，它的镜像精度也得到了改善。经过推导，其输出电流与参考电流的关系为Io = Iref * [1 - 2/(β^2 + 2β + 2)]，其误差项与β的平方成反比，比基础镜像源的（2/β）误差小得多。

注意事项与设计陷阱

1. 电压裕度：威尔逊结构堆叠了三个Vce，其最小工作电压（输出端到地）至少需要2*Vce_sat + Vbe，比基础镜像源多出一个Vce_sat。这在低电压设计中是一个重要限制。
2. 频率响应：内部的负反馈环路可能引入额外的极点，影响高频特性。在需要宽带宽的运放中，需仔细评估其稳定性。
3. 启动问题：在某些状态下，电路可能陷入零电流的“简并”工作点。在实际芯片中，通常需要设计简单的启动电路（start-up circuit），用一个很小的电流“踢”一下，确保其进入正常的工作状态。

威尔逊电流源是模拟电路教材中的明星，它完美展示了用巧妙的反馈提升性能的思想。在运放中，它常被用于需要高阻抗负载的增益级（如共射/共源放大器的有源负载）。

3.3 共源共栅电流源：应对高电压摆幅的利器

当运放输出级需要大的电压摆幅时，对电流源的要求就变成了：在输出端电压大范围变化时，电流必须保持恒定。这就要求电流源不仅有高输出电阻，还要能承受输出端电压的大幅度变化而不脱离饱和区（或放大区）。共源共栅（Cascode）结构正是为此而生。

核心思想：屏蔽效应共源共栅电流源的核心，是在输出晶体管（M2）和输出端之间，插入一个共栅晶体管（Mc）。输出晶体管M2负责设定电流值，而共栅晶体管Mc则作为一个“屏蔽器”或“缓冲器”。

它的妙处在于：输出端电压VL的变化，主要作用在共栅管Mc的漏源两端。由于Mc的源极电压（即M2的漏极电压）被M2的栅源电压Vgs2基本固定住了，因此VL的变化很难影响到M2的漏极电压Vd2。这样，M2就工作在一个几乎不变的漏极电压下，其沟道长度调制效应被极大抑制，输出电流自然就非常稳定。

输出电阻的极大提升小信号分析会给出一个更振奋人心的结果：共源共栅电流源的输出电阻高达Ro ≈ gm2 * ro2 * ro1（假设M1和M2匹配）。这里gm是跨导。这个值比单个ro提高了gmro倍，而gmro（即本征增益）对于MOSFET通常有几十到上百，因此输出电阻可以得到数量级的提升。

折叠式共源共栅与低压设计经典共源共栅需要消耗至少两个过驱动电压（Vod）的电压裕度，在低电压下难以施展。于是折叠式共源共栅（Folded Cascode）登场了。它把共栅管Mc的电流路径“折叠”到与输入管不同的支路上，允许输入管和共栅管使用不同类型的晶体管（如一个用NMOS，一个用PMOS），并且可以独立设置其偏置电压，从而在保持高输出电阻的同时，显著降低所需的最小电压裕度。折叠式共源共栅结构是现代低压、高速运放（如折叠式共源共栅运算放大器）的核心增益级。

设计中的权衡使用共源共栅结构，你是在用电压裕度和电路复杂性来换取极高的输出电阻和优异的电源抑制比。在设计时，必须精心选择共栅管的偏置电压Vb。Vb不能太高，否则留给输出信号摆幅的空间（电压余量）不够；Vb也不能太低，否则共栅管Mc可能进入线性区，失去屏蔽作用。通常Vb需要通过一个偏置电路来精确生成，确保在所有工艺角和温度下，Mc都稳定工作在饱和区。

3.4 带隙基准电流源：追求终极稳定性

以上讨论的电流源，都假设有一个理想的参考电流Iref。但这个Iref从何而来？它本身必须足够稳定。在集成运放中，这个终极的参考通常来自于带隙基准电压源（Bandgap Reference）。

带隙基准原理简述带隙基准的核心思想是：利用一个具有负温度系数的电压（如BJT的Vbe，约-2mV/°C）和一个具有正温度系数的电压（如热电压Vt的倍数，约+0.085mV/°C）进行加权求和，从而在理论上得到一个零温度系数的基准电压，约1.22V（硅的带隙电压）。

一个经典的Brokaw带隙基准核心电路，会产生一个与绝对温度成正比（PTAT）的电流Iptat = ΔVbe / R，其中ΔVbe是两个工作在不同电流密度下的BJT的基极-发射极电压差。这个电流具有良好的正温度系数。然后，再通过一个电阻将这个PTAT电流与一个Vbe相关的电流相加，最终在输出端产生零温度系数的电压。

从基准电压到基准电流得到了稳定的基准电压Vbg（如1.22V）后，产生基准电流就很简单了：Iref = Vbg / R。只要这个电阻R本身温度系数足够低（在集成电路中，可以使用高阻值多晶硅电阻或扩散电阻，并通过设计使其具有一阶温度补偿），那么Iref就是一个高稳定性的基准电流。

在运放中的实际应用在运放芯片内部，你通常看不到一个独立的“带隙基准电流源”模块。实际情况是：芯片上电后，启动电路使能带隙基准电压核心，产生稳定的Vbg。然后，通过一个或多个高精度电阻（可能是片外可调，也可能是内部激光修调）将Vbg转换为一个主参考电流Iref_master。这个Iref_master再通过我们前面讲的各种电流镜（基础镜、威尔逊镜、共源共栅镜等），被镜像和分配到运放的各个子模块：输入差分对的尾电流源、中间增益级的有源负载、输出级的静态偏置等等。

因此，带隙基准是运放偏置系统的“源头活水”。它的性能直接决定了整个运放的温漂、长期稳定性等核心指标。高级别的精密运放，会在带隙基准的设计上投入巨大精力，采用曲率补偿、高阶温度补偿等技术，使其在宽温范围内都保持极高的稳定性。

4. 在运放架构中的具体应用与协同设计

理解了单个电流源模块后，我们将其放回完整的运放中，看看它们是如何协同工作的。以一个经典的两级CMOS运算放大器为例。

4.1 偏置网络的生成与分配

整个运放的偏置通常始于一个主偏置电路。这个电路的核心就是一个带隙基准产生的PTAT电流源。为什么用PTAT电流？因为MOSFET的跨导gm与电流的平方根成正比（gm ∝ sqrt(Id)），而迁移率μ具有负温度系数。如果让偏置电流随温度升高而增大（PTAT特性），可以在一定程度上补偿迁移率下降带来的gm变化，从而使运放的增益带宽积（GBW）等关键参数在温度变化时更稳定。

这个主PTAT电流（Iptat）产生后，会通过一个宽摆幅电流镜（一种改进的共源共栅结构，能在低压下实现高输出电阻）进行复制和缩放，生成多个不同大小的偏置电流：Ibias1, Ibias2, Ibias3...

4.2 各级电路中的电流源角色

1. 输入差分对（第一级）：

   • 尾电流源：为整个差分对提供静态工作电流。这个电流源需要极高的输出电阻和PSRR。为什么？因为它的输出电阻直接等效为差分对的尾电阻，如果输出电阻不够高，会严重降低差分对的共模抑制比（CMRR）。同时，电源噪声会通过这个电流源耦合到差分对上，影响PSRR。因此，这里几乎无一例外会使用共源共栅电流源。
   • 有源负载：差分对的负载通常也是一对电流镜（如PMOS电流镜），它将差分电流转换为单端电压输出。这个电流镜的匹配精度直接决定了输入级的失调电压。因此，版图上的精密匹配至关重要。

2. 共源放大级（第二级）：

   • 有源负载：同样是一个高输出电阻的电流源（如共源共栅结构），作为第二增益管的有源负载，其高输出电阻确保了第二级能获得高的电压增益。
   • 偏置电流：第二级放大管的偏置电流通常由独立的偏置线提供，其大小决定了第二级的功耗、压摆率（Slew Rate）和带宽。

3. 输出级（如推挽Class AB）：

   • 静态偏置电流源：用于设置输出级上下功率管（PMOS和NMOS）的静态工作点，使其工作在AB类，消除交越失真。这个偏置电路本身往往就是一个精巧的“Vbe乘法器”或“Vgs乘法器”电路，它产生一个与晶体管阈值电压相关的偏置电压，其温度系数需要与功率管匹配，以确保静态电流在不同温度下稳定。

4.3 性能参数的关联分析

通过上述分析，我们可以清晰地看到电流源如何直接影响运放的宏观参数：

• 失调电压（Vos）：主要取决于输入差分对有源负载电流镜的匹配度，以及尾电流源的对称性。
• 共模抑制比（CMRR）：主要取决于尾电流源的输出电阻。电阻越高，CMRR越高。
• 电源抑制比（PSRR）：与各级电流源的PSRR密切相关，尤其是输入级尾电流源和基准电流源本身的PSRR。
• 增益：与各增益级有源负载电流源的输出电阻成正比。
• 带宽与压摆率：与各级的偏置电流大小直接相关。电流越大，带宽通常越宽，压摆率越高，但功耗也越大。
• 温度稳定性：几乎完全依赖于带隙基准电流源的温度特性。

5. 设计考量、版图实现与故障排查

5.1 设计阶段的权衡决策

当你为运放设计偏置电流源时，会面临一系列选择题：

1. BJT vs. MOSFET？

   • BJT：匹配精度高（ΔVbe小），跨导gm大（增益高），1/f噪声低。但需要基极电流，不适合超低功耗设计，且标准CMOS工艺中性能优异的纵向PNP管可能不提供。
   • MOSFET：无栅极电流，适合低功耗、高集成度设计。但匹配性相对较差（ΔVth较大），1/f噪声高，本征增益（gm*ro）通常低于BJT。
   • 选择：在高速、高精度领域，BiCMOS工艺（结合BJT和CMOS）是理想选择，用BJT做输入级和基准，用CMOS做数字逻辑和开关。在纯CMOS工艺中，则需通过增大面积、使用共源共栅等技术来弥补MOSFET的不足。

2. 简单镜像 vs. 高精度结构？

   • 对于非关键路径的偏置（如内部逻辑电路的偏置），使用简单镜像以节省面积和功耗。
   • 对于关键路径（输入级尾电流、有源负载），必须使用威尔逊或共源共栅等高性能结构。

3. 电压裕度 vs. 性能？

   • 在低电压（如1.8V, 1.2V甚至更低）运放中，电压裕度极其宝贵。此时，折叠式共源共栅、宽摆幅电流镜、亚阈值偏置等技术成为必选项。可能需要牺牲一定的输出电阻或增益来换取工作电压的降低。

5.2 版图实现的魔鬼细节

“电路是设计出来的，性能是版图画出来的。”这句话在模拟IC领域尤其正确。电流源的版图直接决定其匹配性和温度一致性。

1. 匹配性布局：

   • 共质心结构：对于需要精密匹配的电流镜对（如输入级负载），必须采用共质心布局。将两个或多个器件交叉排列，使它们感受到的工艺梯度（如氧化层厚度、离子注入浓度）在空间上平均化。
   • 相同取向：所有匹配的晶体管必须保持完全相同的版图朝向，以消除各向异性工艺效应。
   • 增加面积：在面积允许的情况下，增大匹配晶体管的面积，可以绝对减小Vth或Vbe的随机失配（失配与面积的平方根成反比）。
   • 添加虚拟器件：在匹配阵列周围放置不通电的“虚拟”晶体管，确保边缘器件和中心器件所处的刻蚀、光刻环境一致。

2. 热布局考虑：

   • 将匹配的电流镜晶体管紧密放置在一起，最好被同一等温线穿过。
   • 避免将电流源晶体管放置在功率输出管或其它大功耗器件附近，防止局部热梯度引起失配。
   • 对于带隙基准核心中的PNP对管，热对称性布局更是重中之重。

3. 布线对称性：

   • 连接到匹配晶体管栅极/基极、源极/发射极的金属线，应尽可能做到长度、宽度、走向对称，以减小寄生电阻的失配。
   • 对于关键信号线（如带隙基准的敏感节点），采用屏蔽层（接地或接电源的金属层）包裹，防止噪声耦合。

5.3 常见问题与调试思路

即使设计再完美，流片后也可能遇到问题。如何从电流源的角度排查运放故障？

1. 问题：运放失调电压过大。

   • 排查思路：首先怀疑输入级。测量输入对管和其有源负载电流镜的匹配性是否因工艺偏差而变差。检查尾电流源是否对称（可通过强制共模输入电压，观察两输出端电流是否相等）。在版图上，重点检查输入级晶体管的匹配布局是否被破坏，或有应力、热梯度影响。

2. 问题：运放电源抑制比（PSRR）在低频时很差。

   • 排查思路：低频PSRR差通常指向基准电流源或主偏置电路对电源噪声抑制不足。检查带隙基准电路的电源抑制能力，特别是其运放（如果是有运放的结构）的PSRR。检查为基准电路供电的预稳压电路（如有）是否失效。同时，检查输入级尾电流源的共源共栅管偏置电压是否稳定，这个偏置电压通常由一个对电源不敏感的电路产生。

3. 问题：运放在高温下参数漂移严重。

   • 排查思路：核心怀疑对象是带隙基准的温度特性。可能是高阶温度补偿未起效，或补偿电阻的温度系数与设计不符。可以测试基准电压Vbg随温度的变化曲线。另外，PTAT电流生成电路中的电阻失配也会导致温度系数偏离。

4. 问题：运放在低电源电压下无法正常工作或性能急剧下降。

   • 排查思路：检查所有共源共栅电流源、以及任何堆叠晶体管的结构，其偏置点是否在低电压下进入了线性区。使用仿真工具，在最低工作电压和工艺角下，逐个检查关键晶体管（Vds > Vdsat 或 Vce > Vce_sat）的工作状态。很可能需要重新设计偏置电压生成电路，使其在低压下仍能为共源共栅管提供足够的过驱动电压。

5. 问题：芯片功耗异常大。

   • 排查思路：可能是某个支路的电流镜比例因工艺偏差严重错误，导致该支路电流远大于设计值。或者，启动电路在正常工作时未能关断，持续从电源抽取电流。可以通过红外热成像或微探针测量，定位发热异常的区域。

理解集成运放中的电流源电路，就像拿到了芯片内部的电路图。它让你不再将运放视为一个黑盒子，而是能洞察其性能优劣的内在原因。从最基础的镜像，到对抗非理想因素的威尔逊和共源共栅，再到追求终极稳定的带隙基准，这条演进路径充满了电路设计的智慧。下次当你阅读运放数据手册，看到那优异的温漂指标和高的CMRR时，你就能会心一笑，知道这背后是无数个精心设计、精密匹配的电流源在默默支撑。而当你设计的电路出现异常时，这份理解也能为你提供一条从宏观参数到微观偏置的清晰排查路径。这，就是深入底层原理的价值所在。