FPGA应用开发和仿真【1.4】

1.9.1 移位寄存器和串-并互换

图1-115将4个D触发器R0至R3首尾D、Q相连，如果从图中D0端口逐时钟周期输入一个二进制电平序列1-1-0-1，其工作波形如图1-116所示。

在图1-116中假定4个D触发器的初始状态均为0，可以看出序列1-1-0-1在4个D触发器中逐时钟周期向右移动，因此称为移位寄存器。注意在每一个时钟上升沿，后一级D触发器锁定到的是前一级D触发器的旧值（被时钟上升沿触发前的值）而非新值（被时钟上升沿触发后的值），图1-116中考虑了实际D触发器的传输延迟，故意将D触发器的Q输出后移了一小段时间，便于读者理解这一点。许多书籍文献讨论理想情况时用的波形图，以及仿真软件在做理想功能仿真时输出的波形图，并不会将实际中存在的延迟画出，波形如图1-117所示，这可能造成部分初学读者的困扰。这时可以通过因果关系来理解，如图1-117中，T0时刻，Q0与Clk同时上跳，Q1应锁定到0还是1？因Q0变为1是Clk在T0时刻上跳“后”的结果，因而Q1受同一个Clk上跳沿触发只可能锁定到该上跳沿“前”Q0的旧值。

移位寄存器常用于进行串行数据和并行数据间的相互转换。

所谓“串行”是指多位数据在传递时，分时将数据拆分成一位一位地通过一根导线传递，而“并行”是指使用多根导线一次传递多位数据。

如图1-118所示电路，在每一级D触发器的输入端增加了选择逻辑：Y=DL+QL，在Load信号为低时，后级的D选择前级触发器的Q，整体形成移位寄存器，而在Load信号为高时，每级D触发器选择预置数输入D0~D3。

如图1-119所示波形，在需要进行并行到串行转换时，将4位数据0b1011置于D0~D3，高位对应D0、低位对应D3，同时给Load高电平，R0~R3将在时钟上升沿锁定数据，而后Load置低，这4位数据将按照低位在先的次序逐位逐周期从SerialOut端口移出，完成并行到串行的转换。

而如果预置数的时候高位对应D3、低位对应D0，串行输出的次序称为“高位在先”。

注意图1-119中灰色部分表示无关值。

如图1-120所示波形，在需要进行串行到并行转换时，在最后一位（低位在先则为最高位，高位在先则为最低位）移至Q0时，Q0~Q3的值即为并行输出。

1.9.2 延迟链

如果将图1-115中4位移位寄存器的4个D触发器全部换成多位D触发器，比如8位，则形成如图1-121所示电路。其中D0、Q0~Q3均为8位。

如果从D0逐周期输入8位数据，则电路如图1-122所示。

在数字信号处理中，n级延迟链就是n阶延迟器，实现z域传输函数z-n。

1.9.3 分频器

考虑如图1-123所示电路，D触发器的输出经过反相后送回D，容易指导它的输出Q将在时钟驱动下不断翻转。如图1-124所示，事实上它也是一个T'触发器，其输出Q的频率将为Clk频率的一半，称为2分频器。