SUSTech 数字逻辑学后感
今天是阳历新年第一天，也是考完数字逻辑后的第一天。我觉得应该总结一下数字逻辑的学习。
我感觉两次考试的内容，都是 PPT 上的内容。只需要正常上课就可以学会。
Project 的内容，大致上感觉有超出课上学的内容。在课程的最后一节，我们讲解了 Memory，和 FPGA 开发板上逻辑门的排列方式。这些内容和之前讲解的同步电路的延迟计算共同构成了 Project 里解决时序问题的基础，但是在开发 Project 的过程中，我们并不太知道。
我觉得要高效地完成 Project，可能还是需要自己上网搜索学习经验，比如 RUNOOB 或者一些开发实战的博客。虽然感觉开发实战这个词已经很古老了，不过可能 AI 时代学习方法还是没有变化太多。
我把我们组的 Project 公开了，放在 https://github.com/Yianlaen/CS207-project。虽然写得不太好，但是基本满足了时序逻辑、组合逻辑分开的要求。
Project 中，我们组的设计无法跑在 100MHz 下。我们在设计时，由于逻辑复杂，延迟就高，因此在高频率下出现时序违例。我觉得降频应该是解决 Project 开发的最快速方法，虽然不一定是最优的。
同时，仔细阅读 Vivado 在综合时给出的警告也比较关键，它会指出所有设计上不规范的地方。
希望这些能对后来的同学有所帮助。
新年快乐🎉🎉🎉