在FPGA开发板上运行自定义ALU：零基础指南

在FPGA上从零搭建一个可运行的自定义ALU：新手也能看懂的实战教程

你有没有想过，计算机到底是怎么“算数”的？我们每天敲代码、调函数，加减乘除仿佛天经地义。但如果你拆开CPU，会发现这一切的背后，是一个叫ALU的小东西在默默工作。

今天，我们要做的就是——亲手造一个ALU，并把它烧录进一块几十块钱的FPGA开发板里，用开关控制输入，用LED灯看结果。整个过程不需要任何硬件基础，连Verilog都是边写边讲。准备好了吗？让我们从“点亮第一个逻辑门”开始。

为什么要在FPGA上做ALU？

先别急着写代码。咱们得搞清楚：为什么非要用FPGA来实现ALU？我拿个单片机不也行吗？

当然可以，但那是“用别人做好的轮子”。而FPGA不一样——它是一块空白的画布，你可以用代码“长出”电路。换句话说，你在写的不是程序，而是硬件本身。

比如，传统MCU执行一条A + B指令要几个时钟周期，还要经过取指、译码、执行……而在FPGA里，只要你写下：

result = A + B;

综合工具就会真的给你生成一个加法器电路，两个数一进来，马上出结果，延迟只有几纳秒。这叫组合逻辑直通路径，没有中间商赚差价。

更重要的是，你想让它支持什么操作，就支持什么操作。标准指令集没有“快速平方根近似”？自己加！想做个加密专用异或链？没问题！这就是自定义计算单元的魅力。

ALU到底是什么？一句话说清

ALU，全称Arithmetic Logic Unit（算术逻辑单元），是CPU的数据加工厂。它的任务很简单：

给我两个数、一个命令，我还你一个结果和一些状态信息。

举个例子：
- 输入：A=5, B=3，命令是“加法”
- 输出：Result=8，Zero=0（结果非零），Carry=0（没溢出）

再换个命令：
- 命令改成“与运算”，A=0b1100, B=0b1010
- 输出：Result=0b1000，其他标志清零

就这么简单。但它内部其实藏着不少细节，尤其是那些容易被忽略的状态标志位。

关键特性一览表

这些特性决定了我们设计时要考虑的问题：如何检测溢出？要不要加流水线？资源够不够？

我们的目标平台：Xilinx Artix-7 开发板

市面上适合初学者的FPGA开发板不少，其中Basys 3和Nexys A7是最常见的一种，基于 Xilinx 的 Artix-7 芯片。它们有几个对我们特别友好的特点：

• 自带LED、按键、拨码开关，无需额外接线就能做交互实验；
• 使用Vivado作为开发工具，免费WebPACK版本完全够用；
• 社区资料丰富，GitHub上一堆开源项目可以直接参考。

这块芯片的核心参数如下：

也就是说，哪怕只是做个8位ALU，也绰绰有余。而且你可以随时升级功能，比如后面加上寄存器堆、控制器，慢慢搭出自己的迷你CPU。

核心模块：用Verilog写一个8位ALU

现在进入正题。我们将使用Verilog HDL来描述这个ALU的行为。不用担心语法陌生，我会像讲解C语言一样一步步带你过。

模块定义与参数化设计

`timescale 1ns / 1ps module alu #( parameter WIDTH = 8 )( input [WIDTH-1:0] A, B, input [2:0] opcode, output reg [WIDTH-1:0] result, output reg zero, output reg carry, overflow );

这里用了parameter WIDTH = 8，意味着我们可以轻松改成16位或32位，只需要实例化时传参即可。这是工业级设计的好习惯。

操作码opcode[2:0]用3位表示最多8种操作，目前我们实现6种常用指令：

localparam ADD = 3'b000; localparam SUB = 3'b001; localparam AND = 3'b010; localparam OR = 3'b011; localparam XOR = 3'b100; localparam NOT = 3'b101;

注意：NOT操作只用到A，B被忽略。

如何正确计算 Carry 和 Overflow？

这两个标志最容易出错，尤其对新手来说。我们来掰开讲。

Carry（进位/借位）

• 加法时：最高位产生进位 → Carry = 1
• 减法时：A ≥ B 则无借位，Carry = 1；否则为0

我们可以这样判断加法进位：

wire [WIDTH:0] add_result; assign add_result = {1'b0, A} + {1'b0, B}; // 扩展一位防截断 carry = add_result[WIDTH]; // 看第WIDTH位是否有进位

减法的Carry则直接比较大小更稳妥：

carry = (A >= B) ? 1'b1 : 1'b0;

Overflow（有符号溢出）

这是针对补码运算而言的。规则是：

当两个正数相加得负数，或两个负数相加得正数时，发生溢出。

对应代码：

overflow = (A[WIDTH-1] == B[WIDTH-1]) && (A[WIDTH-1] != result[WIDTH-1]);

这句话的意思是：如果A和B符号相同，但结果符号不同，则溢出。

减法同理，只是换成A - B相当于A + (-B)，所以也要判断符号变化。

完整 always 块实现

always @(*) begin case(opcode) ADD: begin result = A + B; carry = add_result[WIDTH]; overflow = (A[WIDTH-1] == B[WIDTH-1]) && (A[WIDTH-1] != result[WIDTH-1]); end SUB: begin result = A - B; carry = (A >= B); overflow = (A[WIDTH-1] != B[WIDTH-1]) && (A[WIDTH-1] != result[WIDTH-1]); end AND: begin result = A & B; carry = 1'b0; overflow = 1'b0; end OR: begin result = A | B; carry = 1'b0; overflow = 1'b0; end XOR: begin result = A ^ B; carry = 1'b0; overflow = 1'b0; end NOT: begin result = ~A; carry = 1'b0; overflow = 1'b0; end default: begin result = {WIDTH{1'bx}}; // 不定态 carry = 1'bx; overflow = 1'bx; end endcase zero = (result == 0); end

关键点：
-always @(*)表示组合逻辑，所有输入变化都会触发重新计算；
-zero标志统一判断结果是否全为0；
-default分支处理非法操作码，避免锁死。

怎么验证它真的能跑？写个测试平台（Testbench）

别急着下板子，先仿真一把。这是数字系统开发的基本素养：先在电脑里跑通，再去硬件上试。

`timescale 1ns / 1ps module tb_alu; parameter W = 8; reg [W-1:0] A, B; reg [2:0] opcode; wire [W-1:0] result; wire zero, carry, overflow; alu #(.WIDTH(W)) uut ( .A(A), .B(B), .opcode(opcode), .result(result), .zero(zero), .carry(carry), .overflow(overflow) ); initial begin $monitor("T=%0t | Op=%b | A=0x%h B=0x%h | Res=0x%h | Z=%b C=%b O=%b", $time, opcode, A, B, result, zero, carry, overflow); // 测试加法：10 + 5 = 15 A = 8'd10; B = 8'd5; opcode = 3'b000; #10; // 测试减法：5 - 10，应产生借位 A = 8'd5; B = 8'd10; opcode = 3'b001; #10; // 测试与运算：0xFF & 0x0F = 0x0F A = 8'hFF; B = 8'h0F; opcode = 3'b010; #10; // 测试取反：~0xAA = 0x55 A = 8'hAA; B = 8'd0; opcode = 3'b101; #10; $finish; end endmodule

运行后你会看到类似输出：

T=0 | Op=000 | A=0a B=05 | Res=0f | Z=0 C=0 O=0 T=10 | Op=001 | A=05 B=0a | Res=fb | Z=0 C=0 O=0 T=20 | Op=010 | A=ff B=0f | Res=0f | Z=0 C=0 O=0 T=30 | Op=101 | A=aa B=00 | Res=55 | Z=0 C=0 O=0

看到Res=0f就知道0xFF & 0x0F = 0x0F成立，说明逻辑正确。

建议配合 Vivado 或 ModelSim 查看波形图，直观观察信号跳变关系。

下板实操：把ALU烧进FPGA开发板

仿真通过了，下一步就是让LED亮起来！

硬件连接方案

我们利用开发板自带资源构建最小验证系统：

不需要按键去抖？因为ALU是组合逻辑，只要开关一动，结果立刻刷新。不过为了稳定显示，也可以加一级同步寄存器。

顶层模块封装

module top( input [17:0] SW, output [10:0] LED ); wire [7:0] A = SW[7:0]; wire [7:0] B = SW[15:8]; wire [2:0] op = SW[18:16]; wire [7:0] res; wire zero, carry, overflow; alu u_alu ( .A(A), .B(B), .opcode(op), .result(res), .zero(zero), .carry(carry), .overflow(overflow) ); assign LED[7:0] = res; assign LED[8] = zero; assign LED[9] = carry; assign LED[10] = overflow; endmodule

然后在.xdc约束文件中绑定物理引脚（以Basys3为例）：

set_property PACKAGE_PIN V17 [get_ports {SW[0]}] set_property PACKAGE_PIN V16 [get_ports {SW[1]}] ... set_property PACKAGE_PIN U16 [get_ports {LED[0]}] set_property PACKAGE_PIN E19 [get_ports {LED[8]}]

完整引脚列表可在 Digilent 官网找到 Basys3 的主控文件。

实际调试中的坑点与秘籍

你以为写完就能点亮？Too young too simple。以下是真实踩过的坑：

❌ 问题1：LED乱闪，结果不对

原因：机械开关抖动导致毛刺传播。虽然组合逻辑反应快，但也放大了噪声。
✅ 解法：要么加RC滤波，要么改用边沿触发锁存输入（推荐做法）。

加入输入锁存器示例：

reg [7:0] A_reg, B_reg; reg [2:0] op_reg; always @(posedge clk) begin if (btnC) begin // 按下Execute按钮才更新 A_reg <= SW[7:0]; B_reg <= SW[15:8]; op_reg <= SW[18:16]; end end

这样就能避免误触发。

❌ 问题2：减法结果为负数却显示大数

现象：5 - 10 = 251（即0xFB）
✅ 正常！因为我们用的是无符号8位表示。若需查看有符号值，可用ILA抓取波形并设置解释格式为“Signed Decimal”。

✅ 秘籍：用ILA在线调试

Vivado内置Integrated Logic Analyzer（ILA），可以在运行时抓取内部信号，比LED精细多了。只需插入ILA核，选择要监控的信号，重新生成比特流即可。

这个项目还能怎么玩？拓展思路

一旦你把这个ALU跑通了，后面的大门就打开了：

• 加个累加器（Accumulator），做成累加型架构；
• 接入数码管，把二进制结果显示成十进制；
• 加个状态机，实现多步运算序列；
• 集成到MicroBlaze或RISC-V软核中，替换默认ALU；
• 甚至可以做一个“密码ALU”，专用于AES轮函数加速。

每一个进阶步骤，都是通往真正定制计算引擎的台阶。

写在最后：你刚刚迈出了硬件加速的第一步

也许你现在觉得，“不就是几个开关和灯嘛？” 但请记住：现代GPU、AI芯片、区块链矿机的本质，也不过是成千上万个这样的ALU在并行奔跑。

而你今天亲手搭建的这个小模块，正是那座大厦的第一块砖。

它教会你的不只是Verilog语法，更是一种思维方式：如何把抽象的计算需求，转化为实实在在的物理电路。

下次当你看到“高性能计算”、“低延迟处理”这些词的时候，你会知道——原来，它们是可以“长出来”的。

如果你在实现过程中遇到了其他挑战，欢迎在评论区分享讨论。我们一起把这块FPGA玩透。