FPGA应用开发和仿真【2.3】

4.2.2 数据选择器

代码4-5是参数化的数据选择器，输入端口定义为数组，数据选择器功能使用数组索引实现。

4.3 常用时序逻辑单元的描述

本节介绍第1章提到的常用时序逻辑的Verilog描述。这些代码均以模块的形式给出，但在实际设计中，也有可能只是复杂模块中的一部分。

代码4-5 参数化的数据选择器

4.3.1 移位寄存器

代码4-6是参数化的移位寄存器，对照第1章的图1-117，这里的描述还增加了同步复位rst和移位使能shift。由if-else语句判断rst、load或shift的有效与否来决定对q作复位、预置或移位操作。if-else语句隐含优先逻辑，rst信号优先于load，load优先于shift，例如在load为高时，无论shift为何电平，都是对q作预置操作。

代码4-6 参数化的移位寄存器

4.3.2 延迟链

代码4-7是参数化的延迟链，使用生成块区分LEN为零和不为零分别描述，在第17行将数组中的连续元素当作整体赋值实现以元素为单位的“移位”。

代码4-7 参数化的延迟链

4.3.3 计数器

代码4-8是参数化模的计数器的代码，包含使能输入和进位输出。

代码4-8 参数化的计数器

代码4-9则实现了类似第1章图1-141所示的秒、分、时计数。代码中假定时钟频率为10Hz，使用模为10的计数器的进位输出作为秒计数的使能。

代码4-9 秒、分、时计数

图4-1、图4-2和图4-3是代码4-9的仿真波形（测试平台代码略），分别是秒计数、分计数和时计数的细节。在图4-3中还包含了秒计数向分计数和分计数向时计数两个进位信号为高的波形。

有时可能需要用到可变模（作为输入端口）的计数器，如代码4-10所示。注意输入的并非模，而是最大值（模减去1），这样可以使得它与计数输出位宽一致。

代码4-10 可变模计数器

计数器是数字逻辑中最为重要的少数几个功能单元之一，代码4-8所示的