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STM32H7系列（MPU Cache）

news 2026/5/12 12:23:37

根本原因：H7为追求高性能，采用了“多块离散SRAM + 多总线矩阵 + 多级Cache”的复杂架构。这与传统MCU（如F1/F4系列）的“连续大块SRAM + 单一总线”的简单架构有本质区别。

传统MCU (如F4)：内存像一条“大马路”，所有访问都走它。Cache有无影响不大，MPU常被忽略。
H7：内存像一座“立体交通枢纽”，有高速环线（AXI）、普通公路（AHB），连接着多个专用仓库（SRAM块）。必须有严格的“交通规则”（MPU）来管理，否则“高速车辆”（Cache）会引发混乱。

SRAM：就是内存，存储数据的地方。H7内部有十多块物理独立的SRAM（如DTCM, ITCM, AXI SRAM, SRAM1~4等），挂接在不同的总线上，性能和用途各异。
Cache (缓存)：
- 是什么：集成在CPU内核里的、速度极快但容量极小的静态RAM。
- 做什么：透明地保存一份CPU最近可能用到的、来自慢速主存（如外部SDRAM、内部AXI SRAM）的数据副本。
- 核心特性：对程序员透明。你操作的永远是内存地址，硬件自动判断数据是否在Cache里。
MPU (内存保护单元)：
- 是什么：一个可以编程配置的硬件单元。
- 核心功能：
  - 划分区域：将整个4GB的地址空间划分为多个（如8个或16个）独立的区域。
  - 设置属性：为每个区域定义关键的内存属性，最主要的就是“缓存策略”。

一个铁律：只要Cache被启用，CPU要数据时，永远先去Cache里找。

缓存命中：数据在Cache里。CPU直接从Cache读取，速度最快。这是理想情况。
缓存未命中：数据不在Cache里。CPU必须去主存（如某块SRAM）读取。读取后，硬件会根据MPU为该区域设置的规则，决定是否将这份数据及其相邻数据加载到Cache中。

MPU通过为内存区域设置“Type”和“Cache Policy”属性，来指挥Cache如何工作。

MPU配置的内存属性	对Cache行为的指令	典型应用场景
`Normal`&`Cacheable`	允许缓存。CPU优先使用Cache，极大提升访问速度。	代码区、只读数据、频繁读写的内部SRAM。
`Normal`&`Non-Cacheable`	禁止缓存。CPU和总线访问直接穿透Cache，与内存交互。	DMA缓冲区、需要CPU与DMA严格同步的数据区。
`Device`或`Strongly-ordered`	禁止缓存，且访问具有严格顺序和副作用（每次访问都必须发生）。	所有外设寄存器（如GPIO, UART, ETH）。

该缓存的不缓存（如代码区设为Non-Cacheable）：
- 后果：CPU无法享受Cache加速，性能严重下降。
- 现象：程序运行缓慢，有高频CPU但性能未释放。
不该缓存的缓存了（如DMA缓冲区设为Cacheable）：
- 后果：引发数据不一致。
- 过程：
  a. CPU从Cache读到了缓冲区数据的旧副本。
  b. DMA将新数据直接写入SRAM中的实际缓冲区。
  c. CPU不知道SRAM数据已更新，继续使用Cache里的旧数据，导致程序逻辑错误。
- 现象：数据错乱、外设（ETH, USB）工作不稳定、程序死机。

这是与MPU/Cache并列的、H7高性能的另一大支柱。

作用：提供精准、灵活、高频的时钟源。
与MPU的关系：两者无关，但必须同时正确配置。
类比：
- 时钟树是决定整个芯片各个部件“工作节奏快慢”的“脉搏系统”。
- MPU/Cache是管理数据在部件间“流动规则和效率”的“交通管理系统”。
- 一个决定了能跑多快，一个决定了跑起来会不会堵车、撞车。

MPU必须配，不能不管：H7的复杂架构决定了必须用MPU来管理Cache策略，否则系统默认行为极不可靠。
配置原则：
- 执行代码的Flash/SRAM区域：通常设为Normal, Cacheable（使用Write-Through或Write-Back策略）。
- DMA描述符和数据缓冲区：必须设为Normal, Non-Cacheable或Device。
- 外设寄存器区：必须设为Device, Non-Cacheable。
- 帧缓冲区、大数组等：根据主要访问者（CPU or DMA）决定。
开发工具：STM32CubeMX提供了针对不同外设和存储器的MPU配置模板，是最佳的起点。切忌从零开始。
双核注意：部分H7是双核（Cortex-M7 + Cortex-M4），两个核的MPU需要独立配置，并特别注意共享内存区域的属性一致性。