LVDS系列39：Xilinx Ultrascale系 ADC LVDS接口参考方法(一)
接下来几讲，将仔细介绍Xilinx Ultrascale系列器件进行LVDS接口接收处理的方法；
High Speed SelectIO Wizard IP介绍：
在7系中，对LVDS接口处理，一般使用零散的原语组件去实现，如做输入线延时的IDELAYE2，做串转并操作的ISERDESE2，其实在Ultrascale架构中，也有与7系对应的组件原语IDELAYE3、ISERDESE3、原生原语TX_BITSLICE、RX_BITSLICE等，由于U系的架构比7系复杂，其原语的使用也比7系复杂，所以为了方便一些比较通用的操作，xilinx官方用一个High Speed SelectIO Wizard的IP，去控制原生原语去实现7系中我们所做的很多繁杂的连接工作；
High Speed SelectIO Wizard以下简称HSSIO，HSSIO将RX_BITSLICE、TX_BITSLICE、RXTX_BITSLICE、BITSLICE_CONTROL和PLL，根据IP的GUI配置界面进行封装调用；
IP支持Ultrascale和Ultrascale+两种架构的设备；
上图为Ultrascale架构的下，其一个代表性HSSIO设计的内部连接结构图；
IP可以实现，LVDS输出，LVDS输入，或LVDS输入输出；
可以看到输入的外部时钟，将会被接入PLL中使用，生成分频时钟输出到外部，生成高速时钟用于BITSLICE_CONTROL组件的数据采样；
输出路径主要由BITSLICE_CONTROL和TX_BITSLICE组件控制；
输入路径主要由BITSLICE_CONTROL和RX_BITSLICE组件控制；
双向路径主要由BITSLICE_CONTROL和RXTX_BITSLICE、TX BITSLICE TRI组件控制；
我们后面只使用输入路径，也只讲解输入路径相关，
其中RX_BITSLICE是RXTX_BITSLICE的接收器。
其中数据来自IOB输入，输入延迟组件是IDELAYE3，解串组件是ISERDESE3，BITSLICE_CONTROL控制IDELAYE3组件的延迟，BITSLICE_CONTROL为采样寄存器提供高速采样时钟，该采样时钟来自IOB输入的外部高速比特时钟，使用PLL生成分频时钟和同频采样时钟，然后数据的输出也是由BITSLICE_CONTROL控制，可以提供一个深度为8的FIFO用作缓冲输出，输出时使用PLL产生的分频时钟获取并行数据；
两个中央字节组（字节组1和字节组2）各都包含支持四字节时钟(QBC)和全局时钟(GC)功能的时钟输入管脚或管脚对。
QBC管脚可在布局到的半字节组或字节组中用作为捕获时钟输入，但它们也可以通过专用时钟基干向I/Obank中的所有其它半字节组和字节组提供捕获时钟，范围是这个bank。
GC管脚是可以驱动MMCM和/或PLL原语的时钟输入，范围是全局的可以跨bank。
其中一些具有时钟功能的输入具有双重功能QBC和GC。
上字节组和下字节组各含支持专用字节时钟(DBC)功能的时钟输入管脚（管脚对），这些输入管脚或管脚对可用于字节组内部时控，但不能将捕获时钟驱动到I/Obank中的其它字节组，也不能驱动I/Obank中的MMCM或PLL。
一般在设计PCB时，LVDS接口的高速采样时钟一般就要接到规定的QBC、GC等管脚处，当然不连到该处，也能配置为异步模式进行使用；
上图为BITSLICE_CONTROL与BITSLICE的关系，
Ultrascale的一个IO bank中有52个管脚，其中分4个字节，每个字节有13个管脚，每个字节分为高字节和低字节，高字节管理7个管脚，低字节管理6个管脚；
一个字节由两个BITSLICE_CONTROL去控制，一个控制高半字节7个BITSLICE，一个控制低半字节6个BITSLICE，能控制多个BITSLICE，包含RX、TX、RXTX_BITSLICE；
BITSLICE_CONTROL的基本功能是执行内置自校准(BISC)、为RXTX_BITSLICE中的接收器和发射器功能生成时钟、控制专用功能以及控制一组供先前汇总的功能使用的寄存器(RIU)。
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