参考书籍：《PCI Express Base Specification, Rev. 4.0 Version 1.0》
相较于PCI的优势
传统 PCI 采用 32 位并行共享总线设计，所有设备共用带宽，新增设备就会进一步拖慢整体速度；更关键的是，并行传输在高频下会遭遇严重的信号串扰、时钟偏移问题，面对显卡、高速 SSD 等新一代高带宽设备的需求，PCI 显得力不从心。
为了解决这一问题，PCIe选择了串行差分传输作为基础技术路线。
与并行总线的多线同步传输不同，PCIe 的每条通道仅用一对差分信号线传输数据，通过嵌入时钟的编码方案（如 8b/10b）让时钟与数据同步传输；同时，差分信号具备天然的抗干扰能力，让 PCIe 可以轻松突破高频传输的物理限制。更灵活的是，PCIe 支持多通道聚合（x1/x4/x8/x16），带宽可线性叠加，再配合点对点交换架构，让每个设备都能独享链路带宽。
PCIe链路
基础 PCIe 链路由两对低电压差分驱动信号对组成：一对发送对和一对接收对。
每条链路必须支持至少 1 条通道 —— 每条通道包含一组差分信号对（1 对用于传输，1 对用于接收）。为扩展带宽，链路可聚合多条通道（表示为 xN，N 可为任意支持的链路宽度）。例如，在 2.5 GT/s 速率下运行的 x8 链路，其总原始比特率为 20 Gbps（8×2.5 Gbps）。
这种设计下，每个设备都通过独立的点对点链路连接，而点与点之间通过Packet（包）来通信。
PCIe协议架构
PCIe 采用了分层协议架构，从上层到下层分为事务层（Transaction Layer）、数据链路层（Data Link Layer）和物理层（Physical Layer）：
- 事务层是 PCIe 协议栈的最上层，直接对接 CPU 和设备的高层需求。它的核心作用是生成和解析事务层包（TLP, Transaction Layer Packet）。
PCIe 通过TLP的结构化设计，实现了地址与数据的并行传输
- 数据链路层为事务层传来的 TLP 添加序列号（Sequence Number）和链路 CRC（LCRC, Link CRC），用于检测传输错误和保证数据包顺序；
如果接收端发现数据包丢失或损坏，会通过 ACK/NACK 机制请求重传，确保数据的完整性；
- 物理层是 PCIe 与硬件介质的接口，分为逻辑子块和电气子块两部分。逻辑子块负责编码和解码，将数字信号转换成适合高速传输的格式；电气子块负责差分信号的发送（TX）和接收（RX）。
数据包的组成
首先是事务层生成的TLP，它的组成是：
- Header：包含事务类型、目标地址、长度、属性等控制信息，是地址信息的载体；
- Data Payload：事务携带的用户数据；
- ECRC（可选）：端到端循环冗余校验，用于检测整个 TLP 在传输过程中的完整性。
其次是数据链路层添加的序列号和LCRC，序列号用于保证包的传输顺序，LCRC 用于检测链路级传输错误。
最后是物理层添加的帧头和帧尾，用于标识包的边界，并通过编码机制转换为高速差分信号。
PCIe拓扑结构
传统 PCI 采用 “共享总线” 设计，所有设备挤在同一条总线上争抢带宽，而 PCIe 的拓扑是一个清晰的层级结构，核心是 “根复合体 — 交换机 — 端点设备” 的三级架构：
- 最顶端是根复合体（RC），直接连接 CPU 与内存，是整个系统的神经中枢；
- 中间层是交换机（Switch），类似网络交换机，把根复合体的单一路径扩展为多条分支，让多个设备同时高速传输；
- 最底层是端点设备，比如显卡、SSD、网卡等，是真正产生和处理数据的终端。