Xilinx FPGA ISERDES 使用详细介绍

Xilinx FPGA ISERDES 使用详细介绍

ISERDES（Input Serializer/Deserializer）是 Xilinx FPGA I/O 逻辑（IOLOGIC）中的一个专用硬核原语，用于实现高速串行数据到低速并行数据的转换。它是实现源同步接口（如 LVDS、DDR 存储器接口、ADC 接口、MIPI 等）的核心组件。

与吉比特收发器（GTX/GTH）不同，ISERDES 属于 SelectIO 资源，通常用于处理几百 Mbps 到 1.6 Gbps 左右的数据速率。

1. 核心功能与作用

在高速接口设计中，外部进入 FPGA 的串行数据频率很高（例如 600MHz DDR，等效 1.2Gbps），FPGA 内部的通用逻辑（Fabric）无法在这个频率下稳定运行。

ISERDES 的作用：

1. 降频扩宽：将高速串行流（1 bit 宽）转换为低速并行流（4/8/10/14 bit 宽）。
   • 公式：F p a r a l l e l = F s e r i a l × DDR_Factor / Width F_{parallel} = F_{serial} \times \text{DDR\_Factor} / \text{Width}Fparallel​=Fserial​×DDR_Factor/Width
2. 数据对齐：提供 Bit-slip（比特滑动）功能，用于在未对齐的串行流中找到正确的字（Word）边界。

2. 硬件架构 (以 7 Series ISERDESE2 为例)

Xilinx 7 系列（Artix-7, Kintex-7, Virtex-7）中最常用的原语是ISERDESE2。

2.1 工作模式

• SDR (Single Data Rate): 仅在时钟上升沿采样。
• DDR (Double Data Rate): 在时钟的上升沿和下降沿都采样（最常用）。

2.2 级联模式 (Master/Slave)

每个 I/O Tile 包含两个 ISERDESE2 单元（Master 和 Slave）。

• 单独使用 (Master): 支持 1:2 到 1:8 的解串比例。
• 级联使用 (Master + Slave): 支持 1:10 或 1:14 的解串比例（常用于 ADC 或 HDMI 视频接口）。

2.3 关键端口说明

3. 时钟架构（至关重要）

ISERDES 正常工作依赖于两个时钟，且它们必须相位对齐：

1. CLK (High Speed): 采样串行数据的时钟。
2. CLKDIV (Low Speed): 驱动并行侧逻辑的时钟。

常见时钟比率 (DDR 模式下):

• 1:4 解串(Width=4): CLKDIV = CLK / 2
• 1:8 解串(Width=8): CLKDIV = CLK / 4 (最常用)

最佳实践拓扑 (7 Series):

• 时钟输入引脚 (CC Pin) ->IBUFDS->IDELAY(可选) ->BUFIO->ISERDES.CLK
• 同一IBUFDS->BUFR(分频) ->ISERDES.CLKDIV

注：BUFIO 和 BUFR 在同一时钟区域内具有固定的相位关系，非常适合源同步接口。

4. Verilog 实例化示例

以下代码展示了如何在DDR 模式下配置一个1:8的 ISERDESE2。
假设输入数据速率为 800Mbps，CLK为 400MHz，CLKDIV为 100MHz。

module iserdes_example ( input wire rst_i, // 系统复位 input wire clk_HighSpeed, // 400MHz, 来自 BUFIO input wire clk_Div, // 100MHz, 来自 BUFR input wire data_serial_i, // 来自 IBUF/IDELAY 的串行数据 input wire bitslip_i, // 字对齐信号 output wire [7:0] data_parallel_o// 8-bit 并行输出 ); // 实例化 ISERDESE2 原语 ISERDESE2 #( .DATA_WIDTH (8), // 并行位宽: 8 .DATA_RATE ("DDR"), // 模式: DDR .BITSLIP_ENABLE ("TRUE"), // 启用 Bitslip 功能 .SERDES_MODE ("MASTER"), // 单个使用设为 MASTER .INTERFACE_TYPE ("NETWORKING") // 通常选 NETWORKING (支持动态 bit-slip) ) u_iserdes ( // 数据输入 .D (data_serial_i), // 串行输入 .CE1 (1'b1), // 时钟使能 .CE2 (1'b1), // 时钟与复位 .CLK (clk_HighSpeed), // 高速时钟 .CLKDIV (clk_Div), // 并行时钟 .RST (rst_i), // 复位 // 数据输出 (注意：ISERDES 的输出位序通常需要检查手册) // Q4-Q1 是第一拍(上升沿)，Q8-Q5 是第二拍(下降沿)等，取决于具体配置 .Q (data_parallel_o), // 对齐控制 .BITSLIP (bitslip_i), // 收到脉冲调整一次位序 // 级联端口 (单片模式下不使用) .SHIFTOUT (), .SHIFTIN (1'b0) // 其他未用端口可悬空或接 0 ); endmodule

5. 关键配置参数详解

5.1INTERFACE_TYPE

• “NETWORKING”: (推荐) 允许使用BITSLIP动态调整数据对齐。通常用于 ADC、Video 接口。
• “MEMORY”: 专用于 DDR 存储器接口。此时通常使用CALIB端口进行对齐，而不是 Bit-slip。

5.2 数据位序 (Bit Order)

在 DDR 模式下，数据的输出顺序容易让人困惑。以 1:8 为例，ISERDES 输出的 Q[7:0] 与串行流的时间关系通常是：

• LSB First 还是 MSB First取决于你的逻辑如何处理 Q。
• 通常：Q[0] 是最早到达的 Bit，还是 Q[7] 是最早到达的 Bit？
  • 在 NETWORKING 模式下，通常 Q 端口的低位对应较早接收的数据（具体需查阅 UG471 手册的时序图）。

6. BITSLIP (比特滑动) 原理

当 FPGA 上电并接收串行流时，ISERDES 并不知道哪个 bit 是一个 Byte 的起始位（Word Alignment）。

举例：发送端发送8'b11000011。

• 如果不校准，FPGA 可能接收成10000111（错位）。
• 操作：
  1. FPGA 逻辑检测输出数据是否等于预期的训练码（Training Pattern，如 K码）。
  2. 如果不等，给BITSLIP端口一个高脉冲。
  3. ISERDES 内部丢弃 1 个 bit，整个并行窗口滑动一位。
  4. 重复直到数据正确。

7. 不同系列的差异 (7 Series vs UltraScale)

• 7 Series (ISERDESE2):
  • 使用BUFIO/BUFR时钟网络。
  • 支持 Master/Slave 级联。
• UltraScale / UltraScale+ (ISERDESE3):
  • 架构改为Component Mode。
  • 时钟架构改变，使用 PLL/MMCM +BUFGCE_DIV或位片逻辑（BitSlice）。
  • ISERDESE3原生支持 4 或 8 位宽，不再强调 Master/Slave 级联概念，而是通过 BitSlice 控制。
  • 注意：在 UltraScale 中，如果追求更高性能，Xilinx 推荐使用 Native Mode (High Speed SelectIO Wizard)，直接调用 RX_BITSLICE，而不是手动实例化 ISERDESE3。

8. 开发建议与常见坑

1. 时序约束 (Constraints):
   • 必须对输入时钟和数据进行set_input_delay约束。
   • 对于源同步接口，通常使用create_clock定义输入时钟。
2. IDELAY 配合:
   • 几乎所有的 ISERDES 应用都需要配合IDELAY(Input Delay) 原语。因为数据眼图的中心很难正好对齐时钟边沿，需要 IDELAY 动态调整数据延迟以满足建立/保持时间。
3. 复位顺序:
   • ISERDES 复位后需要一定的时间才能锁定，务必等待时钟稳定后再释放 RST。
4. 仿真:
   • 一定要编写 Testbench 仿真 ISERDES。由于涉及双沿采样和 Bitslip，直接上板调试很难观察内部对齐过程。

总结

ISERDES 是 FPGA 处理高速 I/O 的基石。掌握它的关键在于理解SDR/DDR 模式、时钟分频关系 (CLK/CLKDIV)以及Bit-slip 对齐机制。对于初学者，建议优先使用 Xilinx Vivado 中的SelectIO Interface WizardIP 核来生成代码，阅读其生成的源码以加深理解。