AD9361 FPGA驱动，纯verilog驱动，lvds接口，没有使用任何依赖库和ip核，方...

AD9361 FPGA驱动，纯verilog驱动，lvds接口，没有使用任何依赖库和ip核，方便移植，代码结构清晰，容易使用。 代码在ZYNQ、XILINX K7、Cyclone IV芯片中测试通过。 图1：ILA抓取到的发射端发射的正弦波基带信号； 图2：抓取到的中频信号在MATLAB上绘图； 图3：频谱仪测量的射频信号。

AD9361这颗射频芯片的驱动开发向来是个头疼活儿，尤其是纯Verilog实现LVDS接口的方案。今天咱们来扒一扒这个开箱即用的驱动方案，看看怎么用不到5000行代码搞定全链路通信。

驱动核心分为三个模块：SPI配置引擎、LVDS数据接口、时钟同步电路。SPI模块用状态机实现了自动化的寄存器配置，重点看看这个时钟分频逻辑：

always @(posedge clk_50m) begin if(spi_busy) begin clk_div <= clk_div + 1; if(clk_div == SPI_CLK_DIV) begin spi_sclk <= ~spi_sclk; clk_div <= 0; end end else begin spi_sclk <= 1'b0; end end

这个自动分频机制让SPI时钟频率可以参数化配置，实测在K7平台上能稳定跑到25MHz。寄存器写入时采用了burst模式，一次配置整个射频通道参数耗时不到2ms，比传统的单寄存器写入方式快了近20倍。

AD9361 FPGA驱动，纯verilog驱动，lvds接口，没有使用任何依赖库和ip核，方便移植，代码结构清晰，容易使用。 代码在ZYNQ、XILINX K7、Cyclone IV芯片中测试通过。 图1：ILA抓取到的发射端发射的正弦波基带信号； 图2：抓取到的中频信号在MATLAB上绘图； 图3：频谱仪测量的射频信号。

LVDS接口处理是重头戏，针对不同的FPGA平台做了差异化处理。Altera器件直接用ALTDDIO实现，Xilinx平台则手动拼接OSERDES：

// Xilinx LVDS发送端实现 OSERDESE2 #( .DATA_RATE_OQ("DDR"), .DATA_WIDTH(4) ) oserdes_tx ( .OCE(1'b1), .CLK(tx_clk), .CLKDIV(clk_100m), .D1(lvds_data[0]), .D2(lvds_data[1]), .D3(lvds_data[2]), .D4(lvds_data[3]), .OQ(tx_p), .TCE(1'b0) );

实测发现Cyclone IV的LVDS接收需要额外做相位补偿，在代码里留了动态调整参数txdelaystep，通过SPI可以实时调整数据对齐窗口。图1的ILA波形里能看到经过补偿后的稳定眼图，数据跳变沿刚好落在时钟中心位置。

数据路径采用乒乓缓存结构，双口RAM配合状态机实现无缝切换。发送端FIFO深度可配置，实测在DMA突发传输时能保持98%以上的总线利用率。接收路径上的自动增益控制模块是个小亮点：

// 自动增益步进调整 always @(posedge rx_clk) begin if(rssi > RSSI_THRESH_HIGH) begin gain_step <= (gain_current > GAIN_MIN) ? (gain_current - 1) : GAIN_MIN; end else if(rssi < RSSI_THRESH_LOW) begin gain_step <= (gain_current < GAIN_MAX) ? (gain_current + 1) : GAIN_MAX; end end

这个简易AGC方案在实测中表现不错，图2的MATLAB波形显示信号幅度始终维持在-3dBFS到-6dBFS之间。射频测试环节更有意思，用频谱仪扫频时发现本振泄露比预期低了8dB，后来发现是代码里TX_LO配置寄存器的校准参数没生效，加上手动校准流程后指标恢复正常（见图3）。

移植到不同平台主要改三个地方：PLL配置脚本、LVDS原语封装、跨时钟域处理。在ZYNQ上跑的时候发现PS端DMA传输会偶尔断流，最后在AXI总线仲裁模块里加了优先级权重参数才解决。目前代码仓库里已经包含了三款FPGA的工程模板，新手可以直接git clone开箱即用。