基于FPGA的FIR滤波器设计：从MATLAB参数设计到FPGA实现及验证

基于fpga的fir滤波器设计，通过matlab代码设计滤波器参数，最终通过fpga实现，modelsim仿真，最后在开发板上实现，两路adc采集的掺杂高频信号经过低通滤波器之后，由dac输出，由signal tap 抓取输入输出信号如下图，滤波效果良好，最后使用示波器查看adc输入和经过滤波器滤波后dac输出的数据正常。

最近在FPGA上折腾了个双通道FIR低通滤波器，从MATLAB仿真到Modelsim验证，最后在Cyclone IV开发板跑通了。整个过程踩了不少坑，但看着示波器上被驯服的高频噪声还是挺有成就感的。咱们直接上干货。

先甩段MATLAB代码生成滤波器系数。这里用汉明窗设计了个80阶低通，截止频率设20kHz（毕竟ADC采样率才100kHz）：

order = 80; fc = 0.2; % 归一化截止频率 b = fir1(order, fc, 'low', hamming(order+1)); fvtool(b,1); % 可视化频率响应 dlmwrite('fir_coef.txt', b, 'precision', '%.18f');

系数生成后得注意定点化处理——直接用浮点数会吃光FPGA的DSP资源。我这边用Q2.14格式，在Quartus里搞了个COE文件导入ROM。有个细节：系数对称性可以省一半乘法器，但手写代码时容易把索引搞反，建议用MATLAB的fliplr函数预处理。

基于fpga的fir滤波器设计，通过matlab代码设计滤波器参数，最终通过fpga实现，modelsim仿真，最后在开发板上实现，两路adc采集的掺杂高频信号经过低通滤波器之后，由dac输出，由signal tap 抓取输入输出信号如下图，滤波效果良好，最后使用示波器查看adc输入和经过滤波器滤波后dac输出的数据正常。

上Verilog代码时，乘累加操作是关键。这里用了三级流水线结构提升时序性能：

always @(posedge clk) begin // 移位寄存器更新 delay_line <= {adc_data, delay_line[0:ORDER-1]}; // 对称系数乘法 for(int i=0; i<ORDER/2; i++) begin mult_result[i] <= $signed(delay_line[i]) * coeff[i]; mult_result[ORDER-1-i] <= $signed(delay_line[ORDER-1-i]) * coeff[i]; end // 流水线累加 sum_stage1 <= mult_result[0] + mult_result[1]; sum_stage2 <= sum_stage1 + mult_result[2]; // ... 实际需要循环处理 dac_data <= sum_final >>> 14; // Q格式转换 end

注意这里的符号位处理和移位操作，实测少个符号位会导致输出波形下半周削波。Modelsim仿真时特意灌入10kHz+50kHz混合信号，抓到的波形显示高频分量衰减了40dB以上。

SignalTap调试时发现个诡异现象——输出信号偶尔出现毛刺。后来发现是跨时钟域问题，ADC数据进来是12MHz，而FIR主频跑120MHz。加了个双时钟FIFO做缓冲，用Chip Planner查看布局布线确认时序收敛。

最后上板测试，用信号发生器同时给两路ADC输入1Vpp混合信号（1kHz正弦波+30kHz噪声），示波器抓到的输出信号信噪比提升了28dB。有意思的是发现FPGA温度比平时高了7℃，查资源报告发现用了86个DSP模块，看来这滤波器阶数确实有点猛。下次试试用DAFIR结构优化下资源消耗。