ARM处理器指令系统——指令流水线（下，指令流水线的发展简介、影响流水线性能的因素）

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在Cortex-A53中有一条8级的流水线。从经典ARM系列到现在的Cortex系列，ARM处理器的结构在向复杂的阶段发展，但没改变的是CPU的取指指令和地址关系。不管是几级流水线，都可以按照最初的3级流水线的操作特性来判断其当前的PC位置。

这样做主要还是为了软件兼容性上的考虑，ARM所推出的处理器核心思想满足ARM架构的向后兼容性思想——硬件变复杂了，但对软件暴露的接口保持不变。

指令流水线的发展

ARM架构在其发展历程中采用了不同级别的指令流水线设计，以提升处理器性能。

3级流水线

• 典型架构：ARM7（ARMv3/ARMv4）
• 结构：取指（Fetch） → 译码（Decode） → 执行（Execute）
• 特点：简单高效，功耗低；属于冯·诺依曼架构（指令和数据共用总线）；无数据 / 分支预测，存在指令阻塞问题。

5级流水线

• 典型架构：ARM9（ARMv5）
• 结构：取指（Fetch） → 译码（Decode） → 执行（Execute） → 存储器访问（Memory） → 写回（Writeback）
• 特点：引入了哈佛架构（指令执行与存储器访问分离），支持单周期完成LDR/STR指令，提高时钟频率和效率；支持基本的指令调度，减少数据相关阻塞。

6～8级流水线

• 典型架构：ARM10（ARMv5）、ARM11（ARMv6）
• 典型结构（以ARM11为例）：取指1 → 取指2 → 译码 → 发射 → 移位 + ALU → 存储器访问 → 写回
• 特点：支持动态分支预测、乱序完成等，进一步提升并行性；通过增加流水线深度提高主频；支持更复杂的执行单元和浮点运算。

超标量深度流水线（Cortex-A 系列）

现代 ARM 应用核的主流架构，流水线深度 13~31 级（如 Cortex-A15 为 15 级、A72 为 14 级、A78 为 19 级），支持双发射 / 三发射（每周期流出 2~3 条指令），集成高级分支预测、乱序执行、超标量调度、多级缓存，主频可达数 GHz，适配手机、服务器、工控等高性能场景，兼顾并行执行和访存效率。

精简流水线（Cortex-M/R 系列）

为微控制器/实时系统定制的精简架构，多为3~5 级短流水线（如 Cortex-M0 为 3 级、M3/M4 为 3 级 + 硬件乘法器、M7 为 6 级），无复杂分支预测 / 乱序执行，极致低延迟、高实时性，指令执行效率高，适配工业控制、物联网、实时通信等对响应速度要求高的场景。

ARM 流水线等级从三级标量（低功耗） 到深度超标量（高性能） 梯度升级，同时为实时场景定制精简短流水线，核心变化是阶段拆分、发射宽度提升、新增预测 / 调度模块，本质是在并行度、主频、延迟、能效功耗之间做权衡。

微架构趋势：不再强调固定“级数”，而是通过宏融合（Macro-op Fusion）、乱序执行窗口、多线程（SMT） 等技术提升指令吞吐率。

影响流水线性能的主要因素

1、互锁

在典型的程序处理过程中，经常会遇到这样的情形：一条指令的结果被用做下一条指令的操作数。例如，有如下指令序列：

LDR X0, [X0, #0]

ADD X0, X0, X1 // 在5级流水线上产生互锁

从例子可以看出，流水线的操作产生中断，因为第1条指令的结果在第2条指令取数时还没有产生。第2条指令必须停止，直到结果产生为止。

2、跳转指令

在流水线处理器中，指令是像流水一样分阶段处理的（比如取指、译码、执行等）。为了提高效率，处理器会提前“预取”后面的指令，即使前面的指令还没执行完。

但跳转指令（比如 if 判断或循环）会改变程序的执行顺序。问题在于：在跳转指令被译码之前，处理器并不知道它是个跳转指令，所以它还是会按原来的顺序继续取后续指令放进流水线。

更麻烦的是，跳转的目标地址，通常要等到执行阶段（ALU 阶段）才能算出来。这意味着，在跳转指令真正完成目标地址计算之前，已经有至少1~2条后续指令被错误地取进流水线前端（取指、译码）。

一旦发现确实发生了跳转，这些提前取进来的指令就全都作废了，必须清空并从新的跳转目标重新开始取指。这个过程不仅浪费了已经做的工作，还会导致流水线停顿（也叫“气泡”），降低处理器性能。

简而言之：

跳转会打乱流水线节奏，因为在确定要不要跳、跳到哪之前，处理器已经“盲目”地多取了几条指令，结果这些指令白取了，只能丢掉重来。

解决方案