FPGA HDMI IP之SCDC寄存器读写实战解析（基于I2C协议）

1. 从零开始：为什么FPGA工程师要关心HDMI SCDC？

如果你正在用FPGA做视频相关的项目，比如设计一个视频转换盒、一个图像采集卡，或者一个高清显示接口，那你大概率绕不开HDMI。你可能已经调通了TMDS数据通道，画面能显示了，觉得大功告成。但当你需要支持HDMI 2.0的特性，比如更高的刷新率、HDR，或者仅仅是确保长距离传输的稳定性时，你会发现还有一个“隐藏关卡”需要打通——那就是DDC通道里的SCDC寄存器。我第一次接触SCDC时也一头雾水，觉得显示都正常了，还折腾这个干嘛？直到遇到屏幕偶尔闪一下、高分辨率模式死活上不去的问题，才明白这东西的重要性。

简单来说，HDMI接口除了传输视频数据的TMDS通道，还有一个叫做DDC的通道，它的核心作用是“对话”。Source端（比如你的FPGA）和Sink端（比如显示器）通过它来交换能力信息，这就是EDID。而SCDC是DDC通道里一个更高级的“控制室”，专门用于管理和协调HDMI 2.0及以后版本引入的新功能。比如，TMDS时钟频率超过340MHz时，必须启用扰码来降低电磁干扰，这个开关就在SCDC寄存器里。再比如，你可以通过SCDC读取显示器的状态标志，看看时钟和数据通道是否真的“锁住”了，这对于调试黑屏、花屏问题简直是救命稻草。

所以，掌握SCDC寄存器的读写，不是锦上添花，而是确保你的FPGA HDMI设计稳定、可靠、功能完整的关键一步。它基于最经典的I2C协议，但又有自己特定的地址、模式和数据结构。接下来，我就把自己在项目中实际调试SCDC的经验，结合逻辑分析仪抓包的真实案例，掰开揉碎了讲给你听，保证你跟着做一遍就能上手。

2. 实战前夜：快速理解I2C协议与DDC/SCDC的关系

很多资料一上来就讲复杂的协议文本，咱们换个方式，用“寄快递”来类比。I2C总线就像一条双向的乡村公路（SDA数据线），旁边立着规律闪烁的路灯（SCL时钟线）。公路上跑着很多小货车（设备），每个货车都有个唯一的门牌号（7位设备地址）。FPGA作为“发货员”（主机，Master），要送一个包裹（写数据）给“收货方”显示器（从机，Slave，地址0x54），或者从显示器那里取一个包裹（读数据）。

在HDMI的DDC通道里，这个“收货方”的地址是固定的0x54（7位地址）。但I2C协议在传输时，会把7位地址和1位读写方向位拼成一个8位的字节。所以，当FPGA要写数据给显示器时，它发出的第一个字节就是0xA8（二进制1010 1000，其中1010100是地址0x54，最后一位0表示写）。当FPGA要从显示器读数据时，发出的第一个字节就是0xA9（最后一位是1）。这个细节千万要记住，后面分析数据帧时全靠它来区分操作。

那么SCDC在这个“快递系统”里是什么角色呢？你可以把显示器的内部想象成一栋大楼，EDID信息在一楼大堂（固定地址），而SCDC寄存器则分布在大楼的各个管理楼层。FPGA要访问某个特定的管理房间（比如控制扰码的机房），光知道大楼地址（0x54）还不够，还得告诉电梯要去几楼的哪个房间（寄存器偏移地址）。这个“楼层和房间号”，就是SCDC的寄存器偏移地址，比如0x20代表TMDS配置机房，0x40代表状态标志监控室。

I2C协议规定了基本的送货、取货流程（起始、停止、应答），而SCDC则在此基础上，定义了几种更高效的“访问模式”，让FPGA能一次查询多个房间的状态，或者连续设置多个参数。这就是我们接下来要重点攻克的SCDC Write模式和SCDC Combined Format Read模式。

3. 核心武器拆解：SCDC的两种关键操作模式详解

搞清楚了基本关系，我们来深入看看SCDC最常用的两种通信模式。这是你写FPGA I2C控制器代码的核心依据，理解了它们，代码逻辑自然就清晰了。

3.1 SCDC Write模式：如何给显示器下发配置命令？

当你需要打开显示器的扰码功能，或者设置其他TMDS参数时，就需要使用写模式。这个过程非常像你给一个智能设备发送一条设置指令。它的完整通信序列是这样的：

1. FPGA（Master）发出起始信号：拉低SDA线，告诉总线“我要开始通话了”。
2. 发送从机地址+写命令（0xA8）：喊话：“显示器（0x54），我下面要给你写东西！”
3. 显示器回应ACK：如果显示器在线，它会拉低SDA一个时钟周期，回应“收到，请讲”。
4. 发送寄存器偏移地址：FPGA接着发送一个字节，比如0x20，意思是：“我要设置的是TMDS配置寄存器这个房间。”
5. 显示器再次回应ACK：“明白，请把要设置的数据给我。”
6. 发送要写入的数据：FPGA发送配置数据，比如0x03。这个数据可以是一个字节，也可以是多个字节。如果是多个字节，显示器在收到每个字节后都会回应ACK，并且会自动将寄存器偏移地址加1，指向下一个连续的寄存器。这非常方便你进行批量配置。
7. FPGA发出停止信号：所有数据发送完毕后，FPGA发出停止信号，结束本次通信。

我在实际项目中配置TMDS扰码时，就严格按照这个流程。用Verilog在FPGA里实现的状态机，其状态跳转就是围绕这些步骤设计的：IDLE->START->SEND_ADDR_W->WAIT_ACK1->SEND_SUB_ADDR->WAIT_ACK2->SEND_DATA->WAIT_ACK3-> ... ->STOP。每一个“等待ACK”的状态都至关重要，必须检测到从机的正确回应才能继续，否则就要进入错误处理流程，比如重试或报错。

3.2 SCDC Combined Format Read模式：如何高效读取显示器状态？

调试的时候，我们更常做的是读取状态。比如想知道显示器是否识别到了我们的时钟，数据链路是否稳定。如果只用简单的单字节读，效率很低。SCDC Combined Format模式就是一种高效的连续读取方式。它的流程稍微复杂一点，但理解了就觉得很巧妙：

1. FPGA发出起始信号。
2. 发送从机地址+写命令（0xA8）：注意，第一步和写模式一模一样！这里发0xA8并不是真的要写数据，而是为了“写入”一个我们要读取的起始地址。
3. 显示器回应ACK。
4. 发送想要读取的起始寄存器偏移地址：比如发送0x40，告诉显示器：“我想从状态标志0这个房间开始读。”
5. 显示器回应ACK。
6. FPGA发出一个“重复起始”信号：这是关键一步！FPGA不发送停止信号，而是再次发出一个起始信号。这相当于在一次通信过程中“重启”了对话，但总线控制权没有释放。
7. 发送从机地址+读命令（0xA9）：这次FPGA喊话：“显示器（0x54），现在换我读你的数据了！”
8. 显示器回应ACK。
9. 显示器开始发送数据：显示器从0x40地址开始，连续送出该寄存器的数据。FPGA在接收到每个字节后，需要向显示器回应一个ACK（最后一个字节除外，回应NACK）。
10. FPGA发出停止信号：读取完成后，发出停止信号。

这种模式的优势在于，你可以在一次通信事务中，先指定起始地址，然后连续读取多个字节。显示器内部的地址指针会在每次读取后自动递增，你就能一口气把从0x40开始的一系列状态寄存器都读回来，非常高效。我调试链路训练时，就是通过循环读取0x40到0x42这几个状态寄存器，来实时监控每个数据通道的锁定情况的。

4. 手把手实战：用逻辑分析仪抓包与解析SCDC数据

理论说得再多，不如亲眼看看真实的数据流。这里我以手头的KingstVIS逻辑分析仪和一份真实的抓包数据为例，带你把波形图里的高低电平，翻译成我们能理解的配置命令和状态信息。这才是硬件调试的乐趣所在。

4.1 搭建你的分析环境

首先，你需要一个能解码I2C协议的逻辑分析仪，市面上很多型号都可以，关键是要有足够的采样率和配套的软件。硬件连接很简单：用探头的两个通道，分别夹住HDMI连接器上DDC通道的SDA（通常是第15脚）和SCL（通常是第16脚）引脚，接地夹子接好地。在FPGA代码里，你可以先编写一个简单的测试序列，比如上电后先写SCDC寄存器，再读回来。然后触发逻辑分析仪开始抓取。

软件方面，以KingstVIS为例，新建工程，导入抓取的数据文件（通常是.kvdat或类似格式）。然后在解析器面板添加I2C解析器，正确指定哪个通道是SDA，哪个是SCL。这里有个关键设置：地址显示格式务必选择“8-bit，包含读写位”。这样软件才会把第一个字节直接显示为0xA8或0xA9，我们分析起来就直观多了。数据格式可以选择“Packets”，它会自动把地址、数据和ACK包成一个整体显示。

4.2 解剖一个SCDC Write数据包

我们来看一个真实的写操作包。在逻辑分析仪的波形列表里，你可能会看到这样一帧数据：[Start] 0xA8 [ACK] 0x20 [ACK] 0x03 [ACK] [Stop]。

• 0xA8：这告诉我们，这是一个“主设备写”操作，目标是从设备地址0x54。
• 第一个[ACK]：从设备（显示器）成功回应，表示它在线并准备好了。
• 0x20：这是寄存器偏移地址。我们立刻去查HDMI 2.0规范文档（第10.4.1节 SCDC Channel Structure），发现0x20对应的是TMDS_Config寄存器。这个寄存器控制着TMDS核心的一些功能。
• 第二个[ACK]：从设备确认收到了寄存器地址。
• 0x03：这是要写入的数据。0x03的二进制是0000 0011。我们再查TMDS_Config寄存器的位定义：
  • Bit 0 (TMDS_Bit_Clock_Ratio)：置1表示TMDS字符时钟与比特时钟的比率为1:40（这是HDMI 2.0高带宽模式所需的）。
  • Bit 1 (Scrambling_Enable)：置1表示启用TMDS扰码功能。
  • 其他位保留为0。
• 第三个[ACK]：从设备确认数据写入成功。
• [Stop]：主设备结束通信。

所以，这一帧数据的完整含义就是：FPGA命令显示器，在TMDS配置寄存器中，同时启用扰码功能和40:1的时钟比率模式。如果你的FPGA要输出一个4K@60Hz的信号（TMDS时钟超过340MHz），那么发送这个配置帧就是必须的步骤。

4.3 解析SCDC Combined Format Read数据包

再来看一个读操作包。波形可能显示为：[Start] 0xA8 [ACK] 0x40 [ACK] [Repeat Start] 0xA9 [ACK] 0x00 [NACK] [Stop]。

• [Start] 0xA8 [ACK] 0x40 [ACK]：这部分和写模式开头一样。FPGA先以写模式“告诉”显示器：“我准备从0x40这个地址开始读”。显示器回应确认。
• [Repeat Start]：关键点！这里没有[Stop]，而是紧跟着一个新的起始条件。这表示一次复合格式操作。
• 0xA9：这次地址字节的最后一位是1，表示主设备接下来要读数据。
• [ACK]：显示器回应，表示“好的，我准备发送数据了”。
• 0x00：这是显示器从0x40寄存器读出的数据。查表可知，0x40是Status_Flags_0寄存器，其中Bit 0是Clock_Detected，Bit 1是Ch0_Locked，Bit 2是Ch1_Locked，Bit 3是Ch2_Locked。数据0x00（二进制0000 0000）意味着所有标志位都是0：时钟未检测到，三个数据通道均未锁定。这通常意味着HDMI链路没有建立成功，可能是时钟频率不对、线缆问题，或者对端设备未准备好。
• [NACK]：因为只读取一个字节，FPGA在收到数据后，回应了一个非应答信号，示意从设备“可以停止了”。
• [Stop]：FPGA发出停止信号。

通过解析这个包，我们立刻就能诊断出链路失败的原因，而不是盲目地猜测。在实际调试中，我经常让FPGA循环读取这个状态寄存器，并通过LED或UART打印出来，实时观察链路训练的过程，看着0x00慢慢变成0x0F（所有通道锁定），那种感觉非常踏实。

5. FPGA代码实战：编写可靠的I2C Master控制器

理解了协议，分析了波形，最后一步就是在FPGA里用硬件描述语言把它实现出来。这里我分享一个经过实际项目验证的、用于SCDC读写的I2C Master控制器设计思路和关键代码片段。我的目标是让你写出健壮而清晰的代码，而不是仅仅能跑通的代码。

5.1 状态机设计：清晰掌控通信流程

I2C通信是典型的顺序流程，用状态机来实现是最合适不过的。我的状态机通常包含以下核心状态：

localparam [3:0] IDLE = 4'd0, START = 4'd1, SEND_ADDR = 4'd2, // 发送设备地址+读写位 WAIT_ACK1 = 4'd3, // 等待地址ACK SEND_SUB_ADDR = 4'd4, // 发送寄存器子地址 WAIT_ACK2 = 4'd5, // 等待子地址ACK SEND_DATA = 4'd6, // 发送数据（写模式） WAIT_ACK3 = 4'd7, // 等待数据ACK REPEAT_START = 4'd8, // 产生重复起始条件（用于读模式） SEND_READ_CMD = 4'd9, // 发送读命令地址(0xA9) WAIT_ACK4 = 4'd10, READ_DATA = 4'd11, // 读取数据 SEND_ACK_NACK = 4'd12, // 发送ACK或NACK STOP = 4'd13, ERROR = 4'd14;

状态机的跳转逻辑，严格对应我们前面分析的两种模式。对于写操作，路径是：IDLE->START->SEND_ADDR(0xA8) ->WAIT_ACK1->SEND_SUB_ADDR->WAIT_ACK2->SEND_DATA->WAIT_ACK3-> (循环发送多个数据) ->STOP。对于复合格式读操作，路径是：IDLE-> ... ->WAIT_ACK2(子地址ACK后) ->REPEAT_START->SEND_READ_CMD(0xA9) ->WAIT_ACK4->READ_DATA->SEND_ACK_NACK-> (循环读取多个数据，最后一个字节发NACK) ->STOP。

5.2 关键细节与“踩坑”经验

1. 时钟分频与时序满足：I2C标准模式是100kHz。假设你的FPGA主时钟是100MHz，那么你需要一个计数器分频产生大约400kHz的驱动时钟（SCL的4倍频），以便在SCL的高、低电平中间对SDA进行采样和改变。一定要用逻辑分析仪实测SCL的频率，确保它在容差范围内。我遇到过因为分频计算错误，导致实际速率过快，显示器无法响应的问题。

2. 起始、停止、重复起始条件的生成：这些条件都是通过在SCL为高时，控制SDA产生特定边沿来实现的。代码要精确控制这些边沿的时机。重复起始条件可以看作是一个“停止条件”紧接一个“起始条件”，但中间没有总线空闲状态。

3. ACK/NACK的处理：这是判断通信是否成功的关键。在主机发送完一个字节（地址、数据）后的第9个时钟周期，主机需要释放SDA线（设置为高阻或输出高），然后在这个时钟的高电平期间去采样SDA线。如果被从机拉低，就是ACK；如果仍然是高，就是NACK或出错。在主机接收数据时，则在第9个时钟周期主动输出ACK（拉低SDA）或NACK（保持SDA高）。

4. 超时与错误恢复：一个健壮的控制器必须有超时机制。比如在WAIT_ACK状态，如果等待超过一定时间（如1ms）仍未检测到正确的ACK，就应该跳转到ERROR状态，并拉高一个错误标志，然后尝试恢复总线（发送停止条件）或由上层逻辑决定重试。这能防止整个系统因为一次通信失败而卡死。

5. 封装用户友好接口：最后，你可以将这个状态机模块封装成一个带有简单接口的模块。例如：

   module i2c_scdc_master ( input wire clk, input wire rst_n, input wire i_enable, input wire i_rw, // 0:写， 1:读 input wire [7:0] i_sub_addr, input wire [7:0] i_wdata, output reg [7:0] o_rdata, output reg o_busy, output reg o_error, // I2C物理接口 output reg o_i2c_scl, inout wire io_i2c_sda );

   这样，上层应用只需要在o_busy为低时，设置好读写命令、子地址和数据，然后拉高i_enable，就可以启动一次SCDC操作，并通过o_busy和o_error来判断结果，通过o_rdata读取数据，非常方便。

调试这样的控制器，最好的伙伴就是逻辑分析仪。你可以一边单步或触发运行FPGA代码，一边在分析仪上观察SDA和SCL的波形，对照我们前面分析的数据包格式，逐一验证每个比特、每个ACK、每个起停条件是否正确。当你在分析仪上看到和你预想中一模一样的、规整的0xA8、0x20、0x03数据包时，那种成就感是无与伦比的。