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FPGA 中 VHDL 实现 RS422/485 串口通信

news 2026/5/12 17:05:35

FPGA编写vhdl,串口通信RS422/485。可根据设计文档编写程序可仿真可上板测试

在数字电路设计领域，FPGA（现场可编程门阵列）凭借其灵活性和可重构性，成为实现各类通信协议的热门选择。今天咱们就来唠唠如何在 FPGA 上用 VHDL 实现 RS422/485 串口通信。

设计思路依据设计文档

首先，咱们得依据设计文档来构建整体框架。RS422/485 串口通信通常涉及数据的发送与接收。发送端要将并行数据转换为串行数据，按照特定的波特率逐位发送出去；接收端则相反，把接收到的串行数据还原为并行数据。

发送模块设计

下面是一个简单的发送模块 VHDL 代码示例：

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity transmitter is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; tx_enable : in STD_LOGIC; tx_data : in STD_LOGIC_VECTOR (7 downto 0); tx_done : out STD_LOGIC; tx_serial : out STD_LOGIC); end transmitter; architecture Behavioral of transmitter is signal bit_count : integer range 0 to 10 := 0; signal shift_reg : STD_LOGIC_VECTOR (9 downto 0); begin process(clk, reset) begin if reset = '1' then bit_count <= 0; shift_reg <= "1111111111"; tx_done <= '0'; tx_serial <= '1'; elsif rising_edge(clk) then if tx_enable = '1' then if bit_count = 0 then shift_reg <= '1' & tx_data & '0'; end if; tx_serial <= shift_reg(0); shift_reg <= '1' & shift_reg(9 downto 1); bit_count <= bit_count + 1; if bit_count = 10 then bit_count <= 0; tx_done <= '1'; end if; else tx_done <= '0'; tx_serial <= '1'; end if; end if; end process; end Behavioral;

这段代码中，clk是时钟信号，reset用于复位模块。txenable控制数据发送，txdata是要发送的 8 位并行数据。txdone标志一次发送完成，txserial就是最终输出的串行数据。bitcount用于记录已经发送的位数，shiftreg是一个移位寄存器，在发送前先将起始位（0）和停止位（1）添加到数据两端，然后逐位输出。

接收模块设计

接收模块稍微复杂一些，因为要处理数据的同步和采样。

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity receiver is Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; rx_serial : in STD_LOGIC; rx_done : out STD_LOGIC; rx_data : out STD_LOGIC_VECTOR (7 downto 0)); end receiver; architecture Behavioral of receiver is signal bit_count : integer range 0 to 10 := 0; signal shift_reg : STD_LOGIC_VECTOR (9 downto 0); signal sample_cnt : integer range 0 to 15 := 0; signal sample_val : STD_LOGIC; begin process(clk, reset) begin if reset = '1' then bit_count <= 0; shift_reg <= "1111111111"; rx_done <= '0'; sample_cnt <= 0; elsif rising_edge(clk) then if sample_cnt = 15 then sample_val <= rx_serial; sample_cnt <= 0; if bit_count = 0 and sample_val = '0' then bit_count <= 1; elsif bit_count > 0 and bit_count < 10 then shift_reg(bit_count - 1) <= sample_val; bit_count <= bit_count + 1; end if; if bit_count = 10 and sample_val = '1' then rx_data <= shift_reg(8 downto 1); rx_done <= '1'; bit_count <= 0; end if; else sample_cnt <= sample_cnt + 1; end if; end if; end process; end Behavioral;

这里rxserial是接收到的串行数据。samplecnt用于对接收数据进行过采样（这里采用 16 倍过采样），以确保准确采集到数据位。当检测到起始位（0）后，开始按位采集数据到shiftreg中，当接收到停止位（1）且位数正确时，将接收到的数据赋值给rxdata并置rx_done标志位。

仿真验证

写完代码后，仿真可是必不可少的一步。咱们可以用 ModelSim 或者其他 VHDL 仿真工具来验证代码的正确性。下面是一个简单的测试平台代码示例：

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity tb_transmitter is end tb_transmitter; architecture Behavioral of tb_transmitter is component transmitter Port ( clk : in STD_LOGIC; reset : in STD_LOGIC; tx_enable : in STD_LOGIC; tx_data : in STD_LOGIC_VECTOR (7 downto 0); tx_done : out STD_LOGIC; tx_serial : out STD_LOGIC); end component; signal clk : STD_LOGIC := '0'; signal reset : STD_LOGIC := '1'; signal tx_enable : STD_LOGIC := '0'; signal tx_data : STD_LOGIC_VECTOR (7 downto 0) := "01010101"; signal tx_done : STD_LOGIC; signal tx_serial : STD_LOGIC; constant clk_period : time := 10 ns; begin uut: transmitter Port map ( clk => clk, reset => reset, tx_enable => tx_enable, tx_data => tx_data, tx_done => tx_done, tx_serial => tx_serial); clk_process :process begin clk <= '0'; wait for clk_period/2; clk <= '1'; wait for clk_period/2; end process; stim_proc: process begin wait for 20 ns; reset <= '0'; wait for 20 ns; tx_enable <= '1'; wait for 100 ns; tx_enable <= '0'; wait; end process; end Behavioral;

这个测试平台给发送模块提供时钟、复位和使能信号，并且设定要发送的数据。通过观察波形图，咱们可以验证发送模块是否按照预期工作，比如数据是否正确发送，tx_done标志位是否正常置位等。

上板测试

仿真通过后，就可以上板测试啦。将编译好的比特流文件下载到 FPGA 开发板上，连接好 RS422/485 通信接口，接上对应的设备（比如另一块开发板或者电脑的串口转 RS422/485 模块）。通过发送和接收数据，观察开发板上的指示灯或者用串口调试助手查看接收到的数据，进一步验证整个串口通信功能是否正常。

FPGA编写vhdl,串口通信RS422/485。可根据设计文档编写程序可仿真可上板测试

在实际操作中，可能会遇到诸如信号干扰、波特率不匹配等问题，这就需要咱们耐心排查，调整代码或者硬件连接，最终实现稳定可靠的 RS422/485 串口通信。希望这篇博文能给各位在 FPGA 上实现串口通信的小伙伴一些帮助！

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http://www.jsqmd.com/news/484014/