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新手入门：小数锁相环与整数锁相环教程

news 2026/5/12 10:26:24

小数锁相环整数锁相环，有教程 Mash1-1-1的小数分频，有周期性的和非周期性的，非周期的小数杂散更低，工艺是tsnc40nm，会送工艺库，再送AFC自动频率控制。 VDD＝1.8V，PS多模分频器。非常适合新手入门前仿真，无版图

嘿，各位电子设计领域的新手朋友们！今天要给大家介绍两个超棒的东西：小数锁相环和整数锁相环，这可是非常适合咱们新手入门的哦。

锁相环基础

锁相环（PLL）在电子系统里那可是相当重要，它能让输出信号的相位与输入信号的相位保持同步。简单来说，就像是一群小朋友手拉手，要保持整齐的步伐一样。整数锁相环和小数锁相环的主要区别在于分频比。整数锁相环的分频比是整数，而小数锁相环的分频比可以是小数，这就使得小数锁相环在频率合成方面更加灵活。

咱们这次要着重讲的是带有 Mash1 - 1 - 1 小数分频的小数锁相环。Mash1 - 1 - 1 是一种常用的小数分频技术，它有周期性和非周期性之分。这里要特别提一下，非周期的小数杂散更低，就好比噪音更小，信号更纯净。

工艺与参数

这次的设计采用的是 tsnc40nm 工艺，并且会送工艺库。这对于新手来说简直太友好啦，有了工艺库，咱们就可以更方便地进行电路设计和仿真。另外，还会送 AFC 自动频率控制。AFC 就像是一个聪明的小管家，能自动调整频率，让系统更加稳定。

设计中的电源电压 VDD 为 1.8V，采用的是 PS 多模分频器。多模分频器可以根据不同的需求选择不同的分频比，灵活性超高。

代码分析与示例

下面给大家来点代码，感受一下小数锁相环里 Mash1 - 1 - 1 小数分频的实现。这里用 Verilog 代码简单示例一下：

module mash_1_1_1 ( input wire clk, input wire rst, input wire [N - 1:0] M, // 分频比的小数部分 output reg out ); parameter N = 16; // 数据位宽 reg [N - 1:0] sigma1, sigma2, sigma3; always @(posedge clk or posedge rst) begin if (rst) begin sigma1 <= {N{1'b0}}; sigma2 <= {N{1'b0}}; sigma3 <= {N{1'b0}}; out <= 1'b0; end else begin sigma1 <= sigma1 + M; sigma2 <= sigma2 + (sigma1[N - 1]); sigma3 <= sigma3 + (sigma2[N - 1]); out <= sigma3[N - 1]; end end endmodule

代码分析

模块定义：mash11_1模块有输入时钟clk、复位信号rst、小数分频比M和输出信号out。
参数定义：N是数据位宽，这里设置为 16 位。
寄存器定义：sigma1、sigma2和sigma3是用于实现 Mash1 - 1 - 1 结构的寄存器。
时序逻辑：在时钟上升沿或者复位信号有效时，会进行相应的操作。复位时，所有寄存器清零，输出置为 0。正常工作时，sigma1加上小数分频比M，sigma2加上sigma1的最高位，sigma3加上sigma2的最高位，最后输出sigma3的最高位。