10bit SAR ADC设计避坑：CDAC开关时序导致的共模电压问题详解
10bit SAR ADC设计避坑：CDAC开关时序导致的共模电压问题详解
在逐次逼近型模数转换器（SAR ADC）的设计中，电容数模转换器（CDAC）的开关时序对系统性能有着至关重要的影响。许多初学者在设计10bit SAR ADC时，往往只关注线性度和噪声等传统指标，却忽视了开关时序导致的共模电压波动问题。这种波动不仅会影响比较器的正常工作，还可能导致整个ADC系统的性能下降。
1. CDAC开关时序基础与共模电压问题
1.1 CDAC工作原理回顾
CDAC是SAR ADC的核心模块，负责将数字控制信号转换为模拟电压。其基本工作原理基于电容阵列的电荷再分配：
// 简化的CDAC采样阶段Verilog描述 module CDAC_sampling ( input clk, input [9:0] digital_code, output analog_out ); // 采样阶段：所有下极板连接到输入信号 // 转换阶段：根据digital_code切换下极板电压 endmodule在典型的10bit SAR ADC中，CDAC通常采用差分结构以提高抗噪能力。这种结构由两组电容阵列组成，每组包含：
- 9个二进制比例电容（从1C到256C）
- 1个冗余单位电容（1C）
- 总电容值：512C（单边）
1.2 共模电压波动的产生机制
在电荷再分配过程中，不同开关时序会导致不同的共模电压行为：
| 开关时序类型 | 共模电压变化 | 对比较器的影响 |
|---|---|---|
| 单调切换 | 持续下降 | 需要宽输入范围 |
| Vcm-based | 保持恒定 | 设计相对简单 |
| 电容分裂 | 保持恒定 | 设计相对简单 |
| 桥接架构 | 持续下降 | 需要宽输入范围 |
注意：共模电压波动不仅影响比较器工作点，还会引入额外的非线性误差，特别是在高精度ADC设计中。
2. 不同CDAC架构的共模特性分析
2.1 单调开关切换架构
单调开关切换是最直观的CDAC实现方式，但其共模电压问题最为突出：
采样阶段：
- 上极板：连接到输入信号
- 下极板：复位到Vref
转换阶段：
- 根据比较结果，将较大一端电容切换到GND
- 较小一端保持Vref不变
这种不对称切换导致共模电压随转换过程不断下降。对于10bit ADC，共模电压可能下降多达：
Vcm_drop = Vref * (N-1)/2^N // 对于10bit ADC约为0.0049*Vref2.2 Vcm-based开关架构
Vcm-based架构通过引入共模电压参考点解决了上述问题：
采样阶段：
- 下极板复位到Vcm（通常为Vref/2）
转换阶段：
- 较大端切换到GND
- 较小端切换到Vref
- 保持共模电压恒定
这种架构的SPICE仿真结果显示，共模电压波动可控制在1mV以内，大大降低了对比较器的要求。
2.3 电容分裂技术
电容分裂技术是Vcm-based架构的变种，具有相似的共模特性：
* 电容分裂CDAC采样阶段SPICE模型 Vcm vin 0 Vref/2 C1 top vin 1u C2 top 0 1u在电荷再分配时，分裂电容的两部分分别连接到Vref和GND，确保电荷总量不变，从而维持共模稳定。
3. 共模电压波动对系统的影响
3.1 比较器设计挑战
共模电压波动给比较器设计带来三大难题：
输入范围要求：
- 单调架构需要比较器支持从GND到Vref的全范围输入
- 增加了比较器设计复杂度
失调电压敏感性：
- 变化的共模点会放大比较器失调
- 导致ADC的DNL/INL恶化
噪声性能影响：
- 共模变化引入额外的噪声
- 降低ADC的SNR指标
3.2 动态性能影响
通过实测数据对比不同架构下的ENOB（有效位数）：
| 架构类型 | 静态ENOB | 动态ENOB | 共模敏感度 |
|---|---|---|---|
| 单调切换 | 9.5bit | 8.8bit | 高 |
| Vcm-based | 9.3bit | 9.2bit | 低 |
| 电容分裂 | 9.4bit | 9.1bit | 低 |
4. 工程实践中的解决方案
4.1 架构选择建议
根据不同的应用场景，推荐以下选择策略：
低功耗优先：Vcm-based架构
- 共模稳定减少比较器功耗
- 适合便携式设备
面积优先：桥接架构
- 电容数量减少75%
- 需配合共模补偿电路
精度优先：电容分裂技术
- 良好的共模稳定性
- 保持较高的线性度
4.2 比较器设计技巧
针对共模变化问题，可采用以下比较器设计技术：
宽输入范围设计：
- 使用rail-to-rail输入级
- 确保在Vcm变化时正常工作
共模反馈技术：
- 动态调整比较器工作点
- 补偿共模电压变化
自动归零技术：
- 定期校正比较器失调
- 消除共模变化影响
4.3 版图设计注意事项
在实际版图实现时，还需考虑：
- 电容匹配精度对共模的影响
- 开关电荷注入引起的共模扰动
- 电源噪声通过共模路径的耦合
在10bit ADC设计中，建议：
- 采用共中心版图布局
- 添加dummy开关平衡电荷注入
- 使用差分走线降低共模噪声