21、FPGA加速技术与自适应波束形成IP核设计解析

FPGA加速技术与自适应波束形成IP核设计解析

1. FBF实现资源分析

在FPGA加速设计中，FBF（可能是某种特定的滤波器结构）的实现资源分配是一个关键问题。以下是不同配置下的相关数据：
| 配置 | 数值 | 占比 | 其他数值 | 占比 | 另一数值 | 占比 | 指标值 |
| — | — | — | — | — | — | — | — |
| 1(b) | 3490 | (8%) | 0 | (0%) | 24576 | (56%) | 99 | (22%) | 1.45 |
| 2(b) | 4812 | (11%) | 0 | (0%) | 24576 | (56%) | 198 | (45%) | 3.51 |
| 4(b) | 8554 | (19%) | 0 | (0%) | 24576 | (56%) | 396 | (89%) | 1.45 |

从初始实现来看，当使用单个加速器处理128元素向量时，增加参数m的值（如增加2和4），吞吐量分别提高了2.2倍和4.3倍。而且，用于多流加速器共享的架构在资源使用上差异极小，这得益于加速器架构为实现目标可移植性进行的抽象设计。

在数据流加速器中，WBC（可能是某种数据包装结构）的LUT（查找表）开销较高，最高可达35%，主要用于存储片上滤波器抽头和乘法器权重。若不利用片上嵌入式BRAM，这种存储开销难以避免。不过，随着m值的增加，开销会降低，因为抽头权重数量与m无关。而CCW（可能是某种控制结构）的LUT开销较小，它利用FPGA的嵌入式muxF5/muxF6/muxF7/muxF8结构实现切换，这些资源在设计的其他部分未被使用，因此较为充足。