数字设计必知：dc_shell中ref_name和full_name的5个典型应用场景解析

数字设计必知：dc_shell中ref_name和full_name的5个典型应用场景解析

在数字集成电路设计的后端流程中，dc_shell作为Synopsys Design Compiler的核心交互环境，其对象属性管理能力直接影响设计效率。对于刚接触数字后端的新手工程师来说，ref_name和full_name这两个看似基础的属性，在实际工作中却扮演着多重关键角色。本文将深入剖析它们在ECO修改、功耗分析、跨模块追踪等五大典型场景中的实战应用，帮助读者掌握这些属性的高阶用法。

1. 属性基础与设计数据管理逻辑

1.1 对象属性的设计层级表达

在dc_shell的数据库结构中，每个设计对象都携带丰富的属性信息。其中：

• ref_name：表示模块的原始定义名称（reference name），即RTL代码中的module名称
• full_name：表示实例在层次化设计中的完整路径名，反映其在设计树中的位置

# 获取当前设计顶层模块的ref_name dc_shell> get_attribute [current_design] ref_name TOP # 获取子模块实例的full_name dc_shell> get_attribute [get_cells sub_module_inst] full_name TOP/sub_module_inst

1.2 属性查询命令对比

提示：在复杂设计中，组合使用这些命令可以显著提升对象定位效率。例如先通过get_reference锁定目标模块类型，再用get_cell定位具体实例。

2. ECO修改中的精准对象定位

2.1 跨层次模块替换

当需要进行功能模块替换时，ref_name可快速识别设计中所有相同类型的模块实例。以下示例展示如何将设计中所有OLD_MEM模块替换为NEW_MEM：

# 查找所有旧版内存模块实例 set old_mems [get_cell -hier * -filter "ref_name==OLD_MEM"] # 生成替换脚本 foreach inst $old_mems { set fn [get_attribute $inst full_name] puts "replace_cell $fn NEW_MEM" }

2.2 局部逻辑修正

针对特定层次路径下的实例修改，full_name的路径信息至关重要。例如修正/TOP/DSP_UNIT/MULTIPLIER路径下的时序违例：

# 精确锁定目标实例 set target_cell [get_cell TOP/DSP_UNIT/MULTIPLIER] # 获取其驱动强度属性 set drive [get_attribute $target_cell drive_strength] # 提升驱动能力 size_cell $target_cell [get_lib_cells stdcell_lib/BUFF_X${drive}]

3. 功耗分析中的模块级统计

3.1 功耗热点定位

通过ref_name聚合功耗数据，可快速识别高功耗模块类型：

# 生成各模块类型的功耗报告 report_power -by ref_name -sort total_power > power_by_module.rpt

典型输出格式：

3.2 时钟域功耗分析

结合full_name路径信息，可分析特定时钟域下的模块功耗：

# 获取CLK_A域下所有寄存器 set clk_a_regs [get_cell -hier TOP/CLK_DOMAIN_A/* -filter "is_sequential==true"] # 生成详细功耗报告 report_power -cells $clk_a_regs -verbose > clk_a_regs_power.rpt

4. 跨模块信号追踪

4.1 全局信号传播分析

当追踪信号穿越多个模块层次时，full_name提供完整的传播路径：

# 查找所有驱动特定信号的单元 set drivers [all_fanout -from [get_pin TOP/ADC_UNIT/start_reg/Q] -flat] # 显示驱动链路径 foreach driver $drivers { puts "[get_attribute $driver full_name] -> [get_attribute $driver ref_name]" }

4.2 模块接口一致性检查

验证同一模块不同实例的接口连接一致性：

# 获取所有ADC模块实例 set adc_insts [get_cell -hier * -filter "ref_name==ADC_12BIT"] # 检查每个实例的时钟连接 foreach inst $adc_insts { set clk_pin [get_pin -of $inst -filter "full_name=~*/CLK"] if {[get_attribute $clk_pin is_connected] != true} { puts "Warning: [get_attribute $inst full_name] CLK pin unconnected!" } }

5. 设计规则检查(DRC)自动化

5.1 特殊单元标记验证

检查设计中所有标记为SHIELD的单元是否满足间距规则：

# 查找所有屏蔽单元 set shield_cells [get_cell -hier * -filter "ref_name=~*SHIELD*"] # 检查与相邻单元间距 foreach cell $shield_cells { set bbox [get_attribute $cell boundary] set violators [get_cells -within $bbox -expand 5um] if {[sizeof $violators] > 0} { puts "DRC Violation: [get_attribute $cell full_name] too close to [get_attribute $violators full_name]" } }

5.2 层次化设计完整性检查

验证顶层与子模块的接口一致性：

# 获取顶层所有端口 set top_ports [get_ports *] # 检查子模块接口匹配 foreach port $top_ports { set port_name [get_attribute $port name] set sub_ports [get_pin -hier */$port_name] if {[sizeof $sub_ports] == 0} { puts "Warning: Top port $port_name has no connection in submodules" } }

6. 设计数据统计与报告生成

6.1 模块复用率分析

统计设计中各模块类型的复用情况：

# 生成模块复用统计报告 set module_stats "" foreach_ref [get_reference *] { set ref [get_object_name $_ref] set count [sizeof [get_cell -hier * -filter "ref_name==$ref"]] append module_stats "$ref\t$count\n" } puts "Module Reuse Statistics:\n$module_stats"

6.2 层次化设计复杂度评估

通过full_name的路径深度评估设计层次复杂度：

# 计算最大层次深度 set max_depth 0 foreach cell [get_cell -hier *] { set fn [get_attribute $cell full_name] set depth [llength [split $fn "/"]] if {$depth > $max_depth} {set max_depth $depth} } puts "Maximum hierarchy depth: $max_depth"

在实际项目经验中，合理运用这些属性查询技巧，可以将原本需要数小时的手动检查工作压缩到几分钟内完成。特别是在处理包含数万个实例的大型SoC设计时，精确的对象定位能力直接决定了调试效率。