从Makefile到fsdb：ncverilog与finesim混合仿真的全流程实战解析
1. 混合仿真环境搭建全流程解析
数模混合信号芯片设计已经成为行业主流，但仿真环节却让很多工程师头疼。我最近刚完成一个电源管理芯片的验证项目，其中就涉及到数字控制模块和模拟功率模块的协同仿真。经过反复尝试，终于摸索出一套稳定可靠的ncverilog与finesim混合仿真方案。
这套方案最大的特点就是全自动化。通过精心设计的Makefile脚本，我们只需要一个命令就能完成从编译到波形生成的全过程。对于需要频繁修改设计、反复验证的工程师来说，这能节省大量时间。下面我就把整个流程拆解开来，手把手教你搭建这个环境。
2. 从零开始编写Makefile
2.1 Makefile核心结构
Makefile是整个仿真流程的"大脑"，它负责协调各个工具的执行顺序。我建议在项目根目录下创建一个名为Makefile的文件，内容如下：
NC_OPTIONS = +access+rwc +nc64bit +loadvpi=finesim.so:finesim_startup FSDB_OPTIONS = +fsdb+autoflush +fsdb+dumpvars all: sim sim: ncverilog $(NC_OPTIONS) $(FSDB_OPTIONS) -f filelist.f这个Makefile有几个关键点需要注意：
+access+rwc确保所有信号都能被访问和记录+nc64bit使用64位模式运行，避免内存不足+loadvpi加载finesim的VPI接口，这是混合仿真的关键
2.2 文件列表管理
在filelist.f中，我们需要按顺序列出所有设计文件。建议采用以下结构：
# 数字部分 ./rtl/controller.v ./rtl/register.v # 模拟接口 ./mixed/top_ana.v # 测试平台 ./tb/testbench.v特别注意：文件顺序很重要。一般来说，底层模块在前，顶层模块在后，testbench放在最后。
3. 搭建混合信号仿真框架
3.1 顶层文件设计
混合仿真的核心在于顶层文件的连接。我们需要两个顶层文件：
top.v：纯数字部分顶层top_ana.v：数模接口文件
在top_ana.v中，必须添加以下关键内容：
`timescale 1ns/1ps module top_ana; // 必须包含这个系统任务 initial $finesim_module(); // 多bit信号必须这样声明 wire scalared [7:0] data_bus; // 端口顺序必须与CDL网表完全一致 input clk; input [7:0] data_in; output [3:0] ctrl_sig; // 实例化模拟模块 analog_block #( .PARAM1(1.8), .PARAM2(100) ) u_analog( .clk(clk), .data(data_in), .ctrl(ctrl_sig) ); endmodule3.2 网表文件处理
模拟部分通常以CDL网表形式提供。这里有个坑我踩过多次：网表文件中的器件模型路径必须是绝对路径。建议在项目根目录下创建一个models文件夹，把所有工艺模型文件放在里面，然后在CDL文件开头添加：
.include '/path/to/models/45nm.pm' .include '/path/to/models/resistor.mod'4. 关键配置文件详解
4.1 finesim.cfg配置技巧
finesim.cfg是控制数模接口的关键文件。以下是一个经过实战验证的配置：
# 模拟到数字的阈值 .a2d default vl=0.4 vh=1.2 .a2d clk vl=0.8 vh=1.6 # 数字到模拟的驱动能力 .d2a default vl=0 vh=1.8 vx=0.9 tr=0.5n tf=0.5n # 仿真器配置 .finesim -auto -np 4 -post几个经验值：
- 对于1.8V系统，
.a2d的vh建议设为VDD的70% - 时钟信号的阈值可以单独设置，通常比数据信号更严格
tr/tf设置太小时会导致仿真速度变慢，太大又会影响精度
4.2 激励文件编写
finesim.sp是模拟部分的激励文件，典型内容如下：
.inc './finemix.sp' .inc './analog_block.cdl' * 仿真精度控制 .option finesim_speed=3 .option finesim_mode=spicemd * 波形记录设置 .option post=1 .probe v(*) level=2 .probe i(MP*) level=1 * 电源定义 vdd vdd gnd 1.8 vin in gnd pulse(0 1.8 1n 0.1n 0.1n 5n 10n) * 仿真时间设置 .tran 0.1n 100n .end特别提醒：.probe语句会显著影响仿真速度。我建议：
- 只记录关键信号
- level不要设置太大
- 电流记录比电压更耗资源
5. 仿真执行与波形分析
5.1 启动混合仿真
一切准备就绪后，在终端执行：
make sim -j4这个命令会：
- 启动ncverilog编译数字部分
- 自动调用finesim处理模拟部分
- 生成两个波形文件：
digital.fsdb和analog.fsdb
5.2 波形调试技巧
使用Verdi查看混合信号波形时，我推荐这样设置：
- 先加载数字波形
- 通过"File->Append"添加模拟波形
- 在Wave窗口右键选择"Merge Signals"
常见问题排查：
- 如果数字信号显示"X"，检查
.a2d阈值设置 - 如果模拟波形异常，检查CDL网表中的电源定义
- 仿真速度慢时，尝试降低
.option finesim_speed等级
6. 性能优化实战经验
经过多个项目验证，我总结出几个提升混合仿真效率的方法：
并行度设置：
- 对于4核机器，
-np 4是最佳选择 - 超过物理核心数反而会降低速度
- 对于4核机器，
内存管理：
export FINESIM_MEMSIZE=16G这个环境变量可以防止大设计出现内存不足
分区仿真： 对于大型设计，可以：
sim_part1: ncverilog $(NC_OPTIONS) -f filelist_part1.f sim_part2: ncverilog $(NC_OPTIONS) -f filelist_part2.f然后分别仿真关键模块
7. 常见问题解决方案
问题1：仿真时出现"VPI Error: finesim_startup not found"
解决方法：
export LD_LIBRARY_PATH=$LD_LIBRARY_PATH:/path/to/finesim/lib问题2：数字和模拟波形时间不同步
在testbench中添加：
initial begin $fsdbAutoSwitchDumpfile(100, "digital.fsdb", "analog.fsdb"); end问题3：模拟波形出现振荡
在finesim.cfg中添加：
.finesim -rsel=1e-3 -asel=1e-6这些参数可以增加模拟求解器的稳定性，但会降低仿真速度，需要根据实际情况权衡。