Verilog状态机设计避坑指南：101序列检测中的重叠与不重叠检测区别
Verilog状态机设计避坑指南：101序列检测中的重叠与不重叠检测区别
在数字电路设计中，序列检测是一个经典问题，而状态机是实现序列检测最优雅的方式之一。但很多工程师在初次接触状态机设计时，往往会在重叠检测与不重叠检测的概念上栽跟头。本文将深入剖析这两种检测方式的本质区别，并通过101序列检测的完整实现案例，带你避开状态机设计中的常见陷阱。
1. 状态机设计基础与序列检测原理
状态机（Finite State Machine, FSM）是数字系统中的核心概念，它将系统的行为建模为一系列状态，以及在输入驱动下的状态转移。在Verilog中实现状态机通常采用"三段式"写法，这种结构清晰地将状态寄存器、状态转移逻辑和输出逻辑分离。
对于序列检测问题，我们需要明确几个关键概念：
- Moore型状态机：输出仅取决于当前状态
- Mealy型状态机：输出取决于当前状态和输入
- 序列检测：识别输入流中特定的比特模式
以101序列为例，当输入信号连续出现1→0→1时，检测器应输出有效信号。但这里就出现了两种不同的检测策略：
// Moore型状态机基本结构示例 module fsm_template( input clk, input rst_n, input data_in, output reg detected ); // 状态定义 parameter IDLE = 2'b00; parameter S1 = 2'b01; parameter S2 = 2'b10; parameter S3 = 2'b11; reg [1:0] current_state, next_state; // 状态寄存器 always @(posedge clk or negedge rst_n) begin if (!rst_n) current_state <= IDLE; else current_state <= next_state; end // 状态转移逻辑 always @(*) begin case (current_state) IDLE: next_state = data_in ? S1 : IDLE; S1: next_state = data_in ? S1 : S2; S2: next_state = data_in ? S3 : IDLE; S3: next_state = data_in ? S1 : S2; default: next_state = IDLE; endcase end // 输出逻辑 always @(*) begin detected = (current_state == S3); end endmodule2. 重叠检测与不重叠检测的本质区别
2.1 概念解析
不重叠检测要求每个被检测到的序列必须是独立的，不能共享任何比特。而重叠检测则允许序列共享部分比特。
以输入序列"10101"检测"101"为例：
- 不重叠检测：只会在第一个"101"（位2-4）处触发，第二个"101"（位4-6）因为与前一个重叠，不会被检测
- 重叠检测：会在两个"101"（位2-4和位4-6）处都触发
2.2 状态转移图对比
两种检测方式的状态机设计在状态转移逻辑上有显著差异：
| 特性 | 不重叠检测 | 重叠检测 |
|---|---|---|
| 状态数 | 通常更多 | 通常较少 |
| 转移逻辑 | 检测完成后必须回到初始状态 | 可以从中间状态继续转移 |
| 资源占用 | 相对较大 | 相对较小 |
| 适用场景 | 需要严格分离的序列 | 需要密集检测的序列 |
提示：选择重叠还是不重叠检测取决于具体应用场景。例如，在数据帧同步中通常使用不重叠检测，而在数据流分析中可能更需要重叠检测。
3. 101序列检测的Verilog实现
3.1 不重叠检测实现
不重叠检测的状态机设计需要在检测到完整序列后完全重置：
module non_overlap_101_detector( input clk, input rst_n, input data_in, output reg detected ); // 状态定义 parameter IDLE = 0; parameter GOT1 = 1; parameter GOT10 = 2; parameter GOT101 = 3; reg [1:0] state, next_state; // 状态寄存器 always @(posedge clk or negedge rst_n) begin if (!rst_n) state <= IDLE; else state <= next_state; end // 状态转移逻辑 always @(*) begin case (state) IDLE: next_state = data_in ? GOT1 : IDLE; GOT1: next_state = data_in ? GOT1 : GOT10; GOT10: next_state = data_in ? GOT101 : IDLE; GOT101: next_state = data_in ? GOT1 : IDLE; default: next_state = IDLE; endcase end // 输出逻辑 always @(*) begin detected = (state == GOT101); end endmodule3.2 重叠检测实现
重叠检测允许状态机在检测到序列后从中间状态继续：
module overlap_101_detector( input clk, input rst_n, input data_in, output reg detected ); // 状态定义 parameter IDLE = 0; parameter GOT1 = 1; parameter GOT10 = 2; reg [1:0] state, next_state; // 状态寄存器 always @(posedge clk or negedge rst_n) begin if (!rst_n) state <= IDLE; else state <= next_state; end // 状态转移逻辑 always @(*) begin case (state) IDLE: next_state = data_in ? GOT1 : IDLE; GOT1: next_state = data_in ? GOT1 : GOT10; GOT10: begin if (data_in) begin detected = 1'b1; // 检测到101 next_state = GOT1; // 最后一个1可以作为下一个序列的第一个1 end else begin detected = 1'b0; next_state = IDLE; end end default: next_state = IDLE; endcase end // 输出逻辑（Mealy型） always @(*) begin detected = (state == GOT10) && data_in; end endmodule4. 仿真测试与结果分析
4.1 测试平台设计
为了验证两种检测器的行为差异，我们设计统一的测试平台：
`timescale 1ns/1ns module tb_101_detector; reg clk; reg rst_n; reg data_in; wire non_overlap_detected; wire overlap_detected; // 实例化两个检测器 non_overlap_101_detector u_non_overlap( .clk(clk), .rst_n(rst_n), .data_in(data_in), .detected(non_overlap_detected) ); overlap_101_detector u_overlap( .clk(clk), .rst_n(rst_n), .data_in(data_in), .detected(overlap_detected) ); // 时钟生成 initial begin clk = 0; forever #5 clk = ~clk; end // 复位信号 initial begin rst_n = 0; #10 rst_n = 1; end // 测试序列：1010101 initial begin data_in = 0; #15 data_in = 1; // 第一个1 #10 data_in = 0; // 0 #10 data_in = 1; // 1 (第一个101完成) #10 data_in = 0; // 0 #10 data_in = 1; // 1 (第二个101完成) #10 data_in = 0; // 0 #10 data_in = 1; // 1 (第三个101完成) #10 $finish; end endmodule4.2 预期波形对比
对于输入序列"1010101"，两种检测器的输出差异如下：
不重叠检测器：
- 在第一个"101"（第3-5周期）触发
- 忽略第二个"101"（第5-7周期），因为它与第一个重叠
- 在第三个"101"（第7-9周期）再次触发
重叠检测器：
- 在第一个"101"（第3-5周期）触发
- 在第二个"101"（第5-7周期）再次触发
- 在第三个"101"（第7-9周期）再次触发
5. 工程实践中的注意事项
在实际项目中设计序列检测器时，有几个关键点需要考虑：
复位策略：
- 确保所有状态寄存器都有明确的复位值
- 异步复位通常比同步复位更可靠
状态编码选择：
- 二进制编码：节省触发器但速度较慢
- 独热码：占用更多触发器但速度更快
- 格雷码：适合需要低功耗的设计
// 独热码状态定义示例 parameter IDLE = 3'b001; parameter GOT1 = 3'b010; parameter GOT10 = 3'b100;时序约束：
- 状态转移逻辑必须在一个时钟周期内完成
- 复杂的状态机可能需要流水线设计
验证要点：
- 覆盖所有可能的状态转移路径
- 测试边界条件（如连续重复序列）
- 验证复位后的初始状态
性能优化技巧：
- 将输出寄存器化以避免组合逻辑毛刺
- 使用
case语句而非if-else以获得更好的综合结果 - 为状态变量添加
(* fsm_encoding = "one_hot" *)属性提示综合器
(* fsm_encoding = "one_hot" *) reg [2:0] state; // 提示综合器使用独热码编码在最近的一个通信协议解析项目中，我们遇到了一个有趣的案例：设计需要检测起始标志"1010"，但后续数据中可能包含相同模式。最初使用不重叠检测导致漏检，改为重叠检测后又出现误检。最终的解决方案是设计一个两阶段状态机，先用重叠检测寻找潜在起始位置，再用更复杂的逻辑验证是否为真正的起始标志。