FPGA新手必看：用Vivado+ModelSim实现ADC128S022的SPI信号采集（附完整代码）
FPGA实战：基于Vivado与ModelSim的ADC128S022 SPI信号采集系统设计
第一次接触FPGA的SPI接口开发时，我被时序图和状态机搞得晕头转向。直到完成这个ADC128S022采集项目，才真正理解如何将理论转化为可运行的硬件逻辑。本文将分享从环境搭建到功能验证的全流程，包含几个关键技巧：如何用20分频器生成合规的SPI时钟、状态机的32个状态设计原理，以及用Matlab生成测试数据的实用方法。
1. 环境配置与项目初始化
在开始编码前，需要确保工具链正确配置。Vivado 2020.1与ModelSim 2020.4的组合经过验证能稳定运行本项目。新建工程时需特别注意：
create_project spi_adc ./spi_adc -part xc7a35tftg256-1 set_property target_language Verilog [current_project]关键依赖配置：
- 开发板：Xilinx Artix-7 FPGA（内置50MHz时钟）
- ADC芯片：ADC128S022（12位分辨率，8通道）
- 仿真工具：ModelSim PE 10.6c
注意：Vivado需预先配置ModelSim路径。在"Tools → Options → General"中设置ModelSim安装目录，否则无法自动启动仿真。
时钟分频是第一个技术难点。系统时钟50MHz需要分频到ADC支持的0.8-3.2MHz范围。我们选择2.5MHz作为工作频率，通过20分频实现：
reg [3:0] cnt_10; always @(posedge clk) begin if(cnt_10 == 4'd9) begin cnt_10 <= 0; cnt_flag <= 1; // 分频标志 end else begin cnt_10 <= cnt_10 + 1; cnt_flag <= 0; end end2. SPI协议状态机设计
ADC128S022的SPI时序要求16个时钟周期完成数据传输。由于数据在上升沿和下降沿都要操作，我们将每个周期拆分为两个状态，共需32个有效状态（加上初始状态共33个）。
状态机核心参数：
| 信号 | 位宽 | 说明 |
|---|---|---|
| sclk_cnt | 6位 | 状态计数器(0-32) |
| cnt_flag | 1位 | 分频标志信号 |
| channel | 3位 | 通道选择(0-7) |
状态转移逻辑的关键代码：
always @(posedge clk) begin if(cnt_flag) begin sclk_cnt <= (sclk_cnt==32) ? 1 : sclk_cnt+1; end end通道选择时序：
- 第5状态：输出channel[2]
- 第7状态：输出channel[1]
- 第9状态：输出channel[0]
数据采集则从第10状态开始，连续12个状态在SCLK上升沿读取ADC_DOUT：
case(sclk_cnt) 6'd10: Sam_data_r[11] <= ADC_dout; 6'd12: Sam_data_r[10] <= ADC_dout; // ... 其他位采集 6'd32: Sam_data_r[0] <= ADC_dout; endcase3. 测试数据生成与仿真
使用Matlab生成10kHz正弦波测试数据，保存为16进制文本供ModelSim读取：
fs = 2.5e6/16; % 采样率 t = 0:1/fs:1-1/fs; s = sin(2*pi*10000*t) * 2047; % 12bit量化 fid = fopen('adc_data.txt','w'); fprintf(fid,'%X\n',uint16(s)); fclose(fid);Testbench中读取数据并模拟ADC输出：
reg [11:0] adc_data[0:99]; initial begin $readmemh("adc_data.txt", adc_data); #100 rst_n = 1; end always @(posedge clk) begin case(cnt_320) 9'd81: ADC_dout <= adc_data[addr][11]; 9'd101: ADC_dout <= adc_data[addr][10]; // ... 其他位 endcase end4. 完整系统集成与调试
将各模块集成后，需特别注意信号同步问题。关键调试技巧：
- 时钟域交叉：所有ADC输出信号需用系统时钟重新采样
- 时序约束：添加create_clock和set_input_delay约束
- ILA调试：插入Vivado逻辑分析仪核实时观察信号
最终系统框图：
+-------------------+ +-------------+ +-----------+ | 时钟分频模块 |---->| SPI状态机 |---->| ADC芯片 | | (50MHz→2.5MHz) | | (33状态) | | ADC128S022| +-------------------+ +-------------+ +-----------+ ^ | | v +-------+ +-----------+ | Testbench |<--| 采样数据 | +-------+ +-----------+ModelSim仿真波形应显示完整的SPI时序，包括：
- CS_N从高到低的跳变
- SCLK的16个完整周期
- DIN上的通道选择信号
- DOUT上的12位ADC数据
遇到时序不匹配时，建议：
- 检查cnt_flag与sclk_cnt的对应关系
- 确认ADC_dout在SCLK上升沿前已稳定
- 验证分频计数器是否从0到9循环
5. 性能优化与扩展
基础功能实现后，可考虑以下增强：
多通道轮询：
always @(posedge done) begin channel <= (channel==7) ? 0 : channel+1; end数据预处理：
- 添加移动平均滤波
- 实现量程自动调整
- 增加过采样提高分辨率
存储优化：
reg [11:0] sample_buf[0:255]; always @(posedge done) begin sample_buf[waddr] <= Sam_data; waddr <= waddr + 1; end经过实际测试，这个设计在Artix-7上仅占用：
- 128个LUT
- 2个Block RAM
- 最大时序延迟3.2ns
在项目后期，我发现将状态机改为独热码编码可以提高时序性能，特别是在需要运行在更高时钟频率时。不过对于2.5MHz的SPI时钟，标准二进制编码已经足够。