1.算法开发板硬件片内测试效果
2.算法涉及理论知识概要
整体系统结构如下图所示：
3.Verilog核心程序
`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2025/05/23 12:59:21 // Design Name: // Module Name: tops_hdw // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module tops_hdw(input i_clk, input i_rst, output reg [3:0] led );wire signed[1:0]o_en; wire o_msg; wire dat_clk; wire dat_2clk; signal signal_u( .i_clk (i_clk), .i_rst (~i_rst), .o_en(o_en), .o_bits(o_msg), .dat_clk(dat_clk), .dat_2clk(dat_2clk) ); //设置SNR wire signed[7:0]o_SNR; vio_0 your_instance_name (.clk(i_clk), // input wire clk.probe_out0(o_SNR) // output wire [7 : 0] probe_out0 );wire [1:0]o_enc; wire o_encs; wire signed[15:0]o_fir;wire signed[15:0]o_mod; wire signed[15:0]o_modn; wire signed[31:0]o_dw; wire signed[31:0]o_demod ; wire signed[31:0]o_error_num; wire signed[31:0]o_total_num; wire [1:0]o_bits_data; wire [1:0]o_bits_head; wire [7:0]o_peak; wire o_en_data; wire o_en_pn; wire o_frame_start; BPSK uut( .i_clk(i_clk), .i_clkdx(dat_clk), .i_clkd2x(dat_2clk), .i_rst(~i_rst), .i_en (o_en), .i_bits(o_msg), .i_SNR(o_SNR), .o_enc(o_enc), .o_encs(o_encs),.o_fir(o_fir), .o_mod(o_mod), .o_modn(o_modn), .o_dw(o_dw), .o_demod(o_demod), .o_bits (), .o_bits_data (o_bits_data), .o_bits_head (o_bits_head), .o_peak (o_peak), .o_en_data (o_en_data), .o_en_pn (o_en_pn), .o_frame_start (o_frame_start), .o_error_num (o_error_num), .o_total_num (o_total_num) );//ila篇内测试分析模块 ila_0 ila_u (.clk(i_clk), // input wire clk .probe0({ o_msg,o_SNR,//10o_fir,o_modn,o_dw,o_demod,//64o_bits_data,o_bits_head,o_peak,o_en_data,o_en_pn,//14o_error_num[19:0],o_total_num[23:0]//44 })); endmodule 0sj_077m
4.开发板使用说明和如何移植不同的开发板
注意：硬件片内测试是指发射接收均在一个板子内完成，因此不需要定时同步模块。
在本课题中，使用的开发板是：
如果你的开发板和我的不一样，可以参考代码包中的程序移植方法进行移植：
