VScode Verilog辅助开发插件 VScode SystemVerilog辅助开发插件

前言

我使用VScode开发Verilog代码已经有一段时间了，在使用过程中总觉得差点意思，于是借助AI工具开发了本插件。
插件主要包含9个功能：
1.单词联想/关键字联想
2.一键生成新文件模板
3.一键插入文件抬头
4.保存时自动更新抬头
5.一键归一化端口申明
6.一键归一化端口注释
7.一键归一化模块引用
8.一键生成引用模板
9.实时模块树

功能简介和实机运行截图

功能1：单词联想/关键字联想

功能简介：输入时自动提示Verilog/systemverilog关键字和已出现过的变量名，支持代码补全。

功能2：一键生成新文件模板

默认快捷键：Ctrl+Alt+N
功能简介：在空白文件生成标准模板，包含结构化注释和模块框架。文件仅含空格或制表符时同样生效。
一键生成前：

一键生成后：

功能3：一键插入文件抬头

默认快捷键：Ctrl+Alt+T
功能简介：在模块声明前插入标准化文件头。内容如下：

//////////////////////////////////////////////////////////////////////////////// // Company : <公司名称> // Engineer : <作者名称> // File name : <文件名称> // Create time : <当前时间> // Last modified : // Last version : V1.0 // Descriptions : 模块简介 //////////////////////////////////////////////////////////////////////////////// /*==================================================================== // Begin copy for test_mode1 template // End test_mode1 template ====================================================================*/

其中<公司名称>、<作者名称>可在设置中进行自定义。
在设置中的搜索设置中输入VHDL即可出现相关设置项：

插入前：

插入后：

功能4：保存时自动更新文件抬头

功能简介：在保存“.v”和“.sv”文件时 ，会自动定位文件中的文件抬头，并更新其中“Company”、“Engineer”和“Last modified”后面的值。如果没有定位到文件抬头则不会进行任何操作。
保存前：

保存后：

功能5：一键归一化端口申明

默认快捷键：Ctrl+Alt+E
功能简介：将端口声明和全局参数按关键字垂直对齐，提升代码可读性。
功能运行前：

功能运行后：

功能6：一键归一化端口注释

默认快捷键：Ctrl+Alt+A
功能简介：这个功能会在注释部分添加端口的申明信息，是为了在生成模块引用信息时，能直观的看到端口信息。
运行前：

运行后：

功能7：一键归一化模块引用

默认快捷键：Ctrl+Alt+D
功能简介：运行这个功能时必须选中引用的模块，否则不会运行。
运行前：

归一化后：

功能8：一键生成引用模板

默认快捷键：Ctrl+Alt+Q
功能简介：生成模块的引用模板，便于快速引用。
生成前：

生成后：

功能9：实时模块树

功能简介：这个功能会在资源管理器中注册一个模块树窗口，实时显示打开的文件夹内的各个模块之间的结构关系。并支持隐藏某个模块，置顶某个模块，或者拖动某个模块。
模块树截图：

快捷键设置教程

所有快捷键都可自行定义

插件文件

因为我没有VScode的发布者账号，插件只能通过下载离线安装包进行安装。
夸克网盘下载链接

插件源码

需要源码请私信我。

免责申明

本项目是本人借助AI工具开发的，其中70％左右的代码均为AI生成，有些代码我也看不懂。所有代码均进行过病毒扫描和脚本测试，未发现问题。

说在最后

在使用本插件的过程中有任何疑问或问题，都欢迎和我讨论
最后希望本插件能给您带来帮助。