以太网MAC与PHY接口技术详解
以太网PHY、MAC及其通信接口技术解析
1. 以太网接口架构概述
1.1 基本组成结构
以太网接口电路从硬件角度可分为两大核心组件：
- MAC控制器（Media Access Control）：负责数据链路层的媒体访问控制
- PHY芯片（Physical Layer）：实现物理层信号处理
典型架构中，DMA控制器作为可选组件参与数据传输，三者关系如下图所示：
[CPU] ←→ [DMA控制器] ←→ [MAC] ←→ [PHY] ←→ [网络介质]1.2 集成方案分类
根据芯片集成度不同，存在三种典型配置方案：
| 类型 | MAC集成情况 | PHY集成情况 | 应用场景 |
|---|---|---|---|
| 类型1 | 集成在CPU | 集成在CPU | 较少见 |
| 类型2 | 集成在CPU | 独立芯片 | 最常见方案 |
| 类型3 | 独立芯片 | 与PHY集成 | 中高端应用 |
2. MAC控制器技术详解
2.1 MAC的功能架构
MAC作为数据链路层的子层协议，具有双重属性：
- 硬件控制器实体
- 通信协议规范
其核心功能包括：
- 发送控制：判断发送时机，添加帧控制信息
- 接收处理：校验帧完整性，剥离控制信息
- 帧格式转换：将网络层数据包转换为标准以太网帧
2.2 以太网帧结构
标准以太网帧包含以下字段（单位：Byte）：
| 前导符(7) | 帧起始(1) | 目的MAC(6) | 源MAC(6) | 类型/长度(2) | 数据(46-1500) | FCS(4) |VLAN帧额外包含2字节Tag字段：
| 12位VLAN ID | 4位优先级 |2.3 MAC地址解析机制
MAC通过ARP协议实现IP到MAC地址的映射：
- 发送ARP广播请求目标IP对应的MAC地址
- 目标主机回复ARP响应包
- 建立ARP表缓存映射关系
3. PHY物理层芯片解析
3.1 PHY的层次结构
PHY作为物理层实现，包含以下子层：
- MII/GMII：介质独立接口
- PCS：物理编码子层（8B/10B编码等）
- PMA：物理介质附加子层
- PMD：物理介质相关子层
- MDI：介质相关接口
3.2 PHY寄存器管理
通过SMI接口访问的PHY寄存器分为：
- IEEE标准寄存器：定义在802.3标准22.2.4节
- 厂商扩展寄存器：实现特殊功能
典型管理操作包括：
- 链路状态监测
- 速率/双工模式配置
- 自协商控制
4. MAC-PHY接口技术
4.1 MII标准接口
MII接口包含14根信号线，主要分为四类：
4.1.1 发送通道
| 信号线 | 方向 | 描述 |
|---|---|---|
| TX_CLK | PHY→MAC | 25MHz时钟(100Mbps模式) |
| TXD[3:0] | MAC→PHY | 4位并行数据 |
| TX_EN | MAC→PHY | 发送使能 |
| TX_ER | MAC→PHY | 错误指示 |
4.1.2 接收通道
| 信号线 | 方向 | 描述 |
|---|---|---|
| RX_CLK | PHY→MAC | 接收时钟 |
| RXD[3:0] | PHY→MAC | 4位并行数据 |
| RX_DV | PHY→MAC | 数据有效指示 |
| RX_ER | PHY→MAC | 接收错误指示 |
4.1.3 管理接口
| 信号线 | 方向 | 描述 |
|---|---|---|
| MDC | MAC→PHY | 管理时钟(≤2.5MHz) |
| MDIO | 双向 | 管理数据 |
4.1.4 状态指示
| 信号线 | 方向 | 描述 |
|---|---|---|
| COL | PHY→MAC | 冲突检测 |
| CRS | PHY→MAC | 载波侦听 |
4.2 衍生接口标准对比
4.2.1 RMII接口特性
- 信号线数量：7根（减少50%）
- 数据宽度：2位
- 时钟要求：
- 100Mbps：50MHz
- 10Mbps：5MHz
4.2.2 GMII接口特性
- 数据宽度：8位
- 时钟频率：125MHz
- 兼容10/100/1000Mbps
4.2.3 RGMII接口优化
- 数据宽度：4位（双沿采样）
- 时钟频率：125MHz(1Gbps)
- 信号复用：
- TX_CTL：TX_EN + TX_ER
- RX_CTL：RX_DV + RX_ER
5. 接口时序分析
5.1 MII发送时序
- TXD在TX_CLK上升沿有效
- TX_EN必须覆盖整个有效数据周期
- TX_ER持续有效表示当前帧错误
5.2 RGMII双沿采样
在1Gbps模式下：
- 上升沿传输TXD[3:0]/RXD[3:0]
- 下降沿传输TXD[7:4]/RXD[7:4]
- 时钟占空比要求：45%~55%
6. 设计实践要点
6.1 PCB布局建议
- MII/RMII信号线长匹配控制在±50ps
- RGMII走线阻抗保持50Ω±10%
- MDIO上拉电阻典型值1.5kΩ~4.7kΩ
6.2 常见问题排查
- 链路无法UP：
- 检查MDIO通信是否正常
- 验证PHY寄存器配置
- 数据错误：
- 测量接口时钟质量
- 检查PCB走线等长