当前位置：首页 > news >正文

异步FIFO设计中格雷码与二进制转换的Verilog优化实现

news 2026/6/3 10:25:13

1. 异步FIFO与格雷码的奇妙缘分

在数字电路设计中，异步FIFO（First In First Out）就像两个不同时区的城市之间的快递中转站。发送端和接收端使用不同的时钟，就像北京和纽约存在时差，这时候就需要一种特殊的"快递单号"来确保包裹不会丢失或重复领取。这个"快递单号"就是格雷码（Gray Code）。

我第一次在FPGA项目中使用异步FIFO时，就遇到了指针跨时钟域同步的问题。当时用普通二进制编码，经常出现指针同步错误导致FIFO状态判断失误。后来改用格雷码，发现它有个神奇的特性：相邻两个数之间只有一位发生变化。这就好比每次只修改快递单号的一个数字，即使同步时出现延迟，也最多只差一个计数，不会出现二进制编码那种多位跳变导致的严重错误。

2. 二进制转格雷码的Verilog艺术

2.1 转换原理的厨房比喻

想象你在厨房切洋葱，二进制码就像完整的洋葱，而格雷码则是剥开的洋葱层。转换过程可以这样理解：

最外层（最高位）保持不变
每一层都是外层与内层的"味道混合"（异或运算）

用Verilog实现时，最直观的方式是按位操作：

module Binary2Gray #(parameter Width = 8) ( input [Width-1:0] bin, output [Width-1:0] gray ); assign gray = (bin >> 1) ^ bin; endmodule

这个简洁的实现背后藏着精妙的设计。我曾在一个高速ADC采集项目中，需要将12位二进制数据转换为格雷码。最初使用了for循环的版本，后来发现这种位操作写法不仅代码简洁，综合后生成的电路也更优化，最高时钟频率提升了15%。

2.2 实际工程中的优化技巧

在Xilinx FPGA上实测时，我总结了几点经验：

对于宽位宽（如16位以上）转换，建议使用流水线设计
如果目标器件支持，使用厂商提供的原语（Primitive）实现异或门
时序紧张时，可以寄存器打拍提高时序性能

优化后的版本可能长这样：

module Binary2Gray_Opt #( parameter Width = 8, parameter Pipeline = 1 )( input clk, input [Width-1:0] bin, output reg [Width-1:0] gray ); wire [Width-1:0] gray_comb = (bin >> 1) ^ bin; generate if(Pipeline) begin always @(posedge clk) begin gray <= gray_comb; end end else begin always @(*) begin gray = gray_comb; end end endgenerate endmodule

3. 格雷码转二进制的陷阱与突破

3.1 必须使用阻塞赋值的秘密

格雷码转二进制就像解一道递推数学题，当前位的计算结果依赖于已经计算出的高位结果。这在实际硬件中表现为数据路径的串行依赖。

我第一次实现时踩了个坑：用了非阻塞赋值导致转换错误。正确的写法应该是：

module Gray2Binary #(parameter Width = 8) ( input [Width-1:0] gray, output reg [Width-1:0] bin ); integer i; always @(*) begin bin[Width-1] = gray[Width-1]; // 阻塞赋值！ for(i=Width-2; i>=0; i=i-1) begin bin[i] = bin[i+1] ^ gray[i]; // 依赖前一位结果 end end endmodule

在Altera Cyclone IV器件上测试时，错误的非阻塞赋值版本会导致转换结果延迟一个时钟周期，在异步FIFO中就会引发指针判断错误。

3.2 流水线优化方案

对于高性能设计，这种串行结构可能成为时序瓶颈。我常用的优化方法是：

将长链分解为多级短链
插入寄存器平衡时序
使用并行前缀算法（Parallel Prefix）

优化后的版本可能像这样：

module Gray2Binary_PPL #( parameter Width = 8, parameter Stage = 2 )( input clk, input [Width-1:0] gray, output reg [Width-1:0] bin ); reg [Width-1:0] gray_reg; reg [Width-1:0] bin_partial [0:Stage-1]; always @(posedge clk) begin gray_reg <= gray; // 第一级处理高4位 bin_partial[0][7:4] = gray_reg[7:4]; bin_partial[0][3] = bin_partial[0][4] ^ gray_reg[3]; bin_partial[0][2] = bin_partial[0][3] ^ gray_reg[2]; bin_partial[0][1] = bin_partial[0][2] ^ gray_reg[1]; bin_partial[0][0] = bin_partial[0][1] ^ gray_reg[0]; // 第二级处理低4位 if(Stage > 1) begin bin_partial[1][7:4] <= bin_partial[0][7:4]; bin_partial[1][3] = bin_partial[1][4] ^ gray_reg[3]; bin_partial[1][2] = bin_partial[1][3] ^ gray_reg[2]; bin_partial[1][1] = bin_partial[1][2] ^ gray_reg[1]; bin_partial[1][0] = bin_partial[1][1] ^ gray_reg[0]; bin <= bin_partial[1]; end else begin bin <= bin_partial[0]; end end endmodule

4. 异步FIFO中的完整实现方案

4.1 指针生成与同步设计

在实际的异步FIFO设计中，读写指针的生成和同步是关键。我通常采用这样的结构：

module AsyncFIFO #( parameter DATA_WIDTH = 8, parameter ADDR_WIDTH = 4 )( input wr_clk, rd_clk, input wr_en, rd_en, input [DATA_WIDTH-1:0] din, output [DATA_WIDTH-1:0] dout, output full, empty ); // 二进制计数器 reg [ADDR_WIDTH:0] wr_ptr_bin = 0; reg [ADDR_WIDTH:0] rd_ptr_bin = 0; // 格雷码指针 wire [ADDR_WIDTH:0] wr_ptr_gray; wire [ADDR_WIDTH:0] rd_ptr_gray; // 二进制转格雷码 Binary2Gray #(.Width(ADDR_WIDTH+1)) bg1( .bin(wr_ptr_bin), .gray(wr_ptr_gray) ); Binary2Gray #(.Width(ADDR_WIDTH+1)) bg2( .bin(rd_ptr_bin), .gray(rd_ptr_gray) ); // 格雷码指针同步器（双触发器） reg [ADDR_WIDTH:0] wr_ptr_gray_sync = 0; reg [ADDR_WIDTH:0] rd_ptr_gray_sync = 0; reg [ADDR_WIDTH:0] wr_ptr_gray_rd = 0; reg [ADDR_WIDTH:0] rd_ptr_gray_wr = 0; always @(posedge rd_clk) begin wr_ptr_gray_sync <= wr_ptr_gray; wr_ptr_gray_rd <= wr_ptr_gray_sync; end always @(posedge wr_clk) begin rd_ptr_gray_sync <= rd_ptr_gray; rd_ptr_gray_wr <= rd_ptr_gray_sync; end // 同步后的格雷码转二进制 wire [ADDR_WIDTH:0] wr_ptr_bin_rd; wire [ADDR_WIDTH:0] rd_ptr_bin_wr; Gray2Binary #(.Width(ADDR_WIDTH+1)) gb1( .gray(wr_ptr_gray_rd), .bin(wr_ptr_bin_rd) ); Gray2Binary #(.Width(ADDR_WIDTH+1)) gb2( .gray(rd_ptr_gray_wr), .bin(rd_ptr_bin_wr) ); // 读写指针更新逻辑 always @(posedge wr_clk) begin if(wr_en && !full) begin wr_ptr_bin <= wr_ptr_bin + 1; // 写入存储器... end end always @(posedge rd_clk) begin if(rd_en && !empty) begin rd_ptr_bin <= rd_ptr_bin + 1; // 读取存储器... end end // 空满判断 assign full = (wr_ptr_bin[ADDR_WIDTH] != rd_ptr_bin_wr[ADDR_WIDTH]) && (wr_ptr_bin[ADDR_WIDTH-1:0] == rd_ptr_bin_wr[ADDR_WIDTH-1:0]); assign empty = (wr_ptr_bin_rd == rd_ptr_bin); endmodule