提高SPI 通信可靠性的参考
一、SPI 通信不可靠的核心根源
SPI 通信本身不具备可靠性保障能力，其先天缺陷决定了必须在应用层补全可靠性机制：
- 无数据校验：硬件层不提供 CRC、校验和等检错能力，比特翻转无法被感知。
- 无帧同步机制：仅靠 CLK 同步移位，一旦时钟受干扰，会直接导致整帧数据错位。
- 无流控与重传：发送方不管接收方是否就绪、是否正确接收，持续发送数据。
- 无帧标识与序号：无法识别丢帧、重复帧、乱序帧。
- 硬件抗干扰弱：多为单端信号，共模干扰能力差，长距离 / 强干扰环境极易出错。
因此，SPI 可靠性设计的核心思路：用最小的软件开销，为 SPI 补上 “检错、纠错、同步、确认” 能力。
二、第一层：硬件层抗干扰设计
硬件是可靠性的根基，优先从电路与 PCB 层面降低干扰概率：
- 信号完整性优化
- 合理布局：CLK、MOSI、MISO、CS尽量等长、短距离走线，减少过孔。
- 避免平行长走线：减少信号线间串扰。
- 保证良好共地：主从设备共地，降低地电位差带来的干扰。
- 基础滤波与保护
- 时钟线串联33Ω/100Ω 阻尼电阻，抑制过冲与振铃。
- 不随意增加上下拉电阻，避免破坏信号边沿与驱动能力。
- 强干扰环境使用屏蔽线，屏蔽层单端接地。
- 片选信号规范化
- 严格使用CS 片选控制帧起始与结束，禁止无 CS 的连续传输。
- 避免 CS 抖动，确保数据传输时 CS 保持稳定低 / 高有效。
硬件只能降低错误概率，无法杜绝错误，必须依靠软件协议兜底。
三、第二层：驱动层与数据链路层防护
这是面试与工程中最加分、最关键的部分：在 SPI 驱动之上，增加轻量级可靠传输机制。
1. 强制增加数据校验
最通用、最有效的检错手段，推荐优先级：
- CRC8/CRC16 校验（首选）对整帧数据计算 CRC，拼接在帧尾。接收方重新计算并比对，不一致则直接丢弃或请求重发。
- 异或校验 / 累加和校验实现简单，资源占用极低，适合低端 MCU，但检错能力弱于 CRC。
2. 帧序号机制（防丢包、乱序、重复）
为每帧 SPI 数据分配自增序列号（如 8bit）：
- 接收方检查序号是否连续，识别丢帧。
- 重复序号判定为重复包，直接丢弃。
- 序号跳变则判定为乱序或严重干扰。
3. 明确帧边界，防止错位
SPI 无帧头帧尾，干扰易导致 “错位传输”，必须定义固定帧格式：
- 固定帧头（如 0xAA、0x55 组合），用于同步。
- 固定长度域，标明有效数据长度。
- 固定帧尾 / 校验，闭合一帧数据。
典型可靠 SPI 帧结构：帧头 + 帧序号 + 数据长度 + 有效数据 + 校验码(CRC)
四、第三层：应用层协议与交互机制
针对关键指令、重要参数、控制类数据，必须引入确认与重传，实现类 TCP 的可靠交付。
1. 应答机制 ACK/NACK
- 主设备发送一帧数据后，等待从设备应答。
- ACK：数据正确接收。
- NACK：数据错误（校验失败 / 长度错误），要求重发。
2. 超时重传机制
- 主设备启动发送超时计时器。
- 规定时间内未收到 ACK，自动重发。
- 设置最大重传次数（如 3~5 次），超过则上报通信故障。
3. 指令与数据分离
- 区分普通数据帧与控制指令帧。
- 控制帧必须严格校验 + 应答 + 重传。
- 数据帧可根据实时性要求选择是否开启重传。