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黑金AX301开发板+HS-04模块：手把手教你用FPGA实现超声波测距（附完整Verilog代码）

news 2026/6/11 7:01:31

黑金AX301开发板与HS-04模块实战：FPGA超声波测距系统全解析

超声波测距技术在智能小车避障、工业自动化检测等领域应用广泛。本文将基于黑金AX301开发板和HS-04超声波模块，从硬件连接到Verilog代码实现，完整展示一个高精度测距系统的构建过程。不同于简单的代码示例，我们会深入探讨时钟分频优化、BCD码处理等关键技术细节，帮助FPGA初学者避开常见陷阱。

1. 硬件系统搭建与工作原理

1.1 核心硬件选型解析

黑金AX301开发板搭载Cyclone IV EP4CE6F17C8 FPGA芯片，具备6000个逻辑单元和276Kbits内存资源，完全能满足超声波测距系统的需求。其板载50MHz晶振为系统提供稳定时钟源，而丰富的GPIO接口则方便连接各类外设模块。

HS-04超声波模块采用40kHz工作频率，测量范围2cm-400cm，精度可达3mm。模块四个引脚功能如下：

引脚名称	功能描述	连接注意事项
VCC	5V电源输入	需与开发板共地
Trig	触发信号输入	FPGA普通IO即可驱动
Echo	回波信号输出	需3.3V电平兼容
GND	电源地	必须与FPGA可靠连接

1.2 硬件连接方案

实际连接时需特别注意：

使用杜邦线连接时，尽量缩短Trig和Echo信号线长度
若测量环境存在电磁干扰，建议在VCC和GND之间添加0.1μF去耦电容
模块安装应避开金属障碍物，保持发射/接收面清洁

// 引脚分配示例（基于AX301核心板） set_location_assignment PIN_E1 -to CLK_50M set_location_assignment PIN_M1 -to RST set_location_assignment PIN_B8 -to Trig set_location_assignment PIN_A8 -to Echo

2. 系统架构设计与关键技术

2.1 整体状态机设计

测距系统的核心是一个三段式状态机：

IDLE状态：等待触发条件
MEASURE状态：记录高电平持续时间
CALCULATE状态：计算实际距离

状态转换的Verilog实现要点：

parameter S_IDLE = 2'b00, S_MEASURE = 2'b01, S_CALCULATE = 2'b10; reg [1:0] current_state; always @(posedge CLK_50M or negedge RST) begin if(!RST) begin current_state <= S_IDLE; end else begin case(current_state) S_IDLE: if(trigger_condition) current_state <= S_MEASURE; S_MEASURE: if(echo_falling) current_state <= S_CALCULATE; S_CALCULATE: begin distance <= calculate_result; current_state <= S_IDLE; end endcase end end

2.2 时钟分频优化策略

直接使用50MHz系统时钟测量微秒级脉冲会消耗大量计数器资源。本文采用17kHz分频时钟方案：

分频系数计算：50MHz / 17kHz ≈ 2941
时间分辨率：1/17kHz ≈ 58.8μs
距离换算：340m/s × 58.8μs / 2 ≈ 1cm

// 17kHz时钟生成 reg [15:0] clk_div_cnt; wire clk_17k = (clk_div_cnt >= 16'd2940); always @(posedge CLK_50M) begin if(clk_div_cnt >= 16'd2940) clk_div_cnt <= 0; else clk_div_cnt <= clk_div_cnt + 1; end

3. 核心代码实现详解

3.1 触发信号生成模块

符合HS-04时序要求的触发信号生成：

reg [23:0] trig_cnt; always @(posedge CLK_50M) begin if(trig_cnt < 24'd500) begin // 10us高电平 Trig <= 1'b1; trig_cnt <= trig_cnt + 1; end else if(trig_cnt < 24'd1_000_000) begin // 20ms周期 Trig <= 1'b0; trig_cnt <= trig_cnt + 1; end else begin trig_cnt <= 0; end end

3.2 回波信号处理技巧

精准捕获回波上升/下降沿的经典实现：

reg echo_d1, echo_d2; always @(posedge CLK_50M) begin echo_d1 <= Echo; echo_d2 <= echo_d1; end wire echo_rising = (~echo_d2) & echo_d1; wire echo_falling = echo_d2 & (~echo_d1);

3.3 BCD码优化方案

避免除法的BCD码累计实现：

always @(posedge clk_17k) begin if(cnt[3:0] >= 4'd9) begin cnt[3:0] <= 0; cnt[7:4] <= cnt[7:4] + 1; end else begin cnt[3:0] <= cnt[3:0] + 1; end // 十位、百位同理 if(cnt[7:4] >= 4'd9) begin cnt[7:4] <= 0; cnt[11:8] <= cnt[11:8] + 1; end end

4. 数码管显示与系统调试

4.1 动态扫描显示实现

四位数码管动态扫描关键代码：

reg [2:0] sel_cnt; always @(posedge disp_clk) begin if(sel_cnt == 3'd3) sel_cnt <= 0; else sel_cnt <= sel_cnt + 1; end always @(*) begin case(sel_cnt) 0: begin seg_sel = 3'b110; seg_data = distance[3:0]; end 1: begin seg_sel = 3'b101; seg_data = distance[7:4]; end 2: begin seg_sel = 3'b011; seg_data = distance[11:8]; end default: begin seg_sel = 3'b111; seg_data = 4'b0; end endcase end