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FPGA实战：手把手教你用Verilog实现一个AXI4-Full Master模块（含完整代码与仿真）

news 2026/5/27 9:04:27

FPGA实战：手把手教你用Verilog实现一个AXI4-Full Master模块（含完整代码与仿真）

在FPGA与SoC系统设计中，AXI总线协议已成为高性能数据传输的事实标准。本文将从一个实际工程需求出发，通过状态机设计、信号握手时序分析和代码实现三个维度，完整展示如何构建一个支持突发传输的AXI4-Full主机模块。不同于单纯的理论讲解，我们将聚焦于工程实践中常见的突发长度控制、跨时钟域处理和错误恢复机制等核心问题。

1. AXI4协议核心机制解析

AXI4-Full协议的先进性体现在其五通道分离架构上：写地址（AW）、写数据（W）、写响应（B）、读地址（AR）和读数据（R）通道相互独立工作。这种设计使得地址发布与数据传输可以流水线化执行，显著提升总线利用率。

1.1 关键信号握手原理

VALID/READY握手机制是AXI协议的精髓所在。以写地址通道为例：

// 典型握手时序实现 always @(posedge ACLK) begin if (!ARESETn) begin AWVALID <= 0; end else if (!AWVALID && start_write) begin AWVALID <= 1; // 主机断言VALID end else if (AWVALID && AWREADY) begin AWVALID <= 0; // 从机响应后撤销 end end

注意：VALID信号必须由源端保持稳定，直到目标端发出READY。任何一方都不能依赖对方信号的先后来决定自身行为。

1.2 突发传输参数配置

突发传输的核心参数通过三个信号协同确定：

信号名	位宽	功能描述	典型值
AxLEN	8	突发长度（实际长度=AxLEN+1）	7（表示8次）
AxSIZE	3	每次传输字节数（2^AxSIZE）	2（4字节）
AxBURST	2	突发类型（00固定地址，01递增地址）	01

突发地址生成逻辑：

assign next_addr = (AxBURST == 2'b01) ? current_addr + (1 << AxSIZE) : current_addr;

2. Master模块架构设计

我们采用分层状态机设计，将控制逻辑分为三层：

传输控制层：管理整体读写流程
通道调度层：协调各通道的并行操作
信号生成层：精确产生符合协议的时序

2.1 核心状态机实现

localparam [2:0] IDLE = 3'b000, WRITE_ADDR = 3'b001, WRITE_DATA = 3'b010, READ_ADDR = 3'b011, READ_DATA = 3'b100; always @(posedge ACLK) begin if (!ARESETn) begin state <= IDLE; end else begin case (state) IDLE: if (start_burst) state <= WRITE_ADDR; WRITE_ADDR: if (AWREADY) state <= WRITE_DATA; WRITE_DATA: if (WREADY && WLAST) state <= READ_ADDR; READ_ADDR: if (ARREADY) state <= READ_DATA; READ_DATA: if (RVALID && RLAST) state <= IDLE; endcase end end

2.2 数据通道FIFO接口

为提升设计灵活性，我们采用异步FIFO连接用户逻辑与AXI接口：

// 写数据FIFO实例化 fifo_generator_0 write_fifo ( .wr_clk(user_clk), .rd_clk(ACLK), .din(user_wdata), .wr_en(user_wr_en), .rd_en(WREADY && WVALID), .dout(WDATA), .full(), .empty(wfifo_empty) ); assign WLAST = (write_counter == AxLEN);

3. 关键功能实现细节

3.1 跨时钟域处理技巧

AXI协议要求所有信号必须与ACLK同步。我们采用握手同步法处理用户时钟域到ACLK域的转换：

// 时钟域转换模块 module sync_handshake ( input src_clk, input dst_clk, input resetn, input src_pulse, output dst_pulse ); reg src_flag, dst_flag0, dst_flag1; always @(posedge src_clk) begin if (!resetn) src_flag <= 0; else if (src_pulse) src_flag <= ~src_flag; end always @(posedge dst_clk) begin if (!resetn) {dst_flag1, dst_flag0} <= 0; else {dst_flag1, dst_flag0} <= {dst_flag0, src_flag}; end assign dst_pulse = (dst_flag1 != dst_flag0); endmodule

3.2 错误恢复机制

完善的错误处理需要监控三种响应信号：

BRESP：写操作错误（SLVERR/DECERR）
RRESP：读操作错误
超时检测：防止总线死锁

// 超时计数器实现 always @(posedge ACLK) begin if (state != prev_state) begin timeout_counter <= 0; end else if (timeout_counter < TIMEOUT_MAX) begin timeout_counter <= timeout_counter + 1; end end assign error_flag = (BRESP[1] || RRESP[1] || (timeout_counter == TIMEOUT_MAX));

4. 仿真验证策略

4.1 测试平台架构

我们构建分层验证环境：

AXI VIP：模拟从机行为
记分板：自动检查数据一致性
功能覆盖率：监控关键场景

// 典型测试用例 initial begin // 初始化 axi_reset(); // 写突发测试 axi_write_burst( .addr(32'h4000_0000), .len(15), .data(generate_pattern()) ); // 读突发测试 axi_read_burst( .addr(32'h4000_0000), .len(15), .expected(generate_pattern()) ); // 错误注入测试 force axi_slave.BRESP = 2'b10; axi_single_write(32'h4000_1000, 32'h1234_5678); release axi_slave.BRESP; end

4.2 关键断言检查

使用SVA验证协议合规性：

// 写地址通道握手时序断言 property aw_handshake; @(posedge ACLK) disable iff (!ARESETn) $rose(AWVALID) |-> AWVALID until_with AWREADY; endproperty // 突发长度一致性检查 property burst_length; @(posedge ACLK) disable iff (!ARESETn) (ARVALID && ARREADY) |-> (ARLEN == AxLEN); endproperty

5. 实战优化技巧

5.1 性能提升方法

预取机制：在ARREADY到来前准备数据

assign ARREADY = !ar_fifo_full && (state == READY);

写数据缓冲：消除等待延迟

always @(posedge ACLK) begin if (AWREADY && AWVALID) wdata_buffer <= next_wdata; end

5.2 资源优化策略

共享计数器：读写通道复用地址计数器
动态位宽适配：根据AxSIZE调整数据处理逻辑

generate if (DATA_WIDTH == 64) begin assign WSTRB = 8'hFF; end else begin assign WSTRB = 4'hF; end endgenerate

6. 完整代码实现

以下为精简后的核心模块代码框架：

module axi_master #( parameter DATA_WIDTH = 32, parameter ADDR_WIDTH = 32 )( input ACLK, input ARESETn, // 用户接口 input [ADDR_WIDTH-1:0] addr, input [31:0] len, input start, // AXI接口 output [ADDR_WIDTH-1:0] AWADDR, output AWVALID, input AWREADY, // ...其他AXI信号... ); // 状态定义 typedef enum { IDLE, WRITE_ADDR, WRITE_DATA, READ_ADDR, READ_DATA } state_t; state_t current_state, next_state; // 主控制逻辑 always @(posedge ACLK) begin if (!ARESETn) begin current_state <= IDLE; end else begin current_state <= next_state; end end // 下一状态逻辑 always @(*) begin next_state = current_state; case (current_state) IDLE: if (start) next_state = WRITE_ADDR; WRITE_ADDR: if (AWREADY) next_state = WRITE_DATA; // ...其他状态转换... endcase end // 通道信号生成 assign AWVALID = (current_state == WRITE_ADDR); assign WLAST = (write_counter == len); // 数据计数器 always @(posedge ACLK) begin if (current_state == WRITE_DATA && WREADY) begin write_counter <= write_counter + 1; end end endmodule