五、时钟输出逻辑// clk_out is asserted every other half period always @(posedge clk_in or posedge rst) begin if(rst) clk_out <= #Tp 1'b0; else clk_out <= #Tp (enable && cnt_zero && (!last_clk || clk_out)) ? ~clk_out : clk_out; end
翻转条件翻转 = enable && cnt_zero && (!last_clk || clk_out) | 条件 | 含义 |
|---|
enable | 传输进行中 | cnt_zero | 计数器到 0（半周期结束） | !last_clk || clk_out | 非最后一位，或当前为高电平 |
最后一位控制| 场景 | clk_out 状态 | !last_clk || clk_out | 动作 |
|---|
| 正常传输，clk_out=0 | 低 | 1（!last_clk=1） | 翻转为高 | | 正常传输，clk_out=1 | 高 | 1（!last_clk=1） | 翻转为低 | | 最后一位，clk_out=0 | 低 | 0（last_clk=1, clk_out=0） | 保持低 | | 最后一位，clk_out=1 | 高 | 1（clk_out=1） | 翻转为低 |
效果：最后一位只输出半个时钟的高电平，然后保持在低电平（空闲状态），避免传输结束后出现多余时钟沿。 六、边沿信号生成边沿信号提前一个系统时钟周期产生，让移位寄存器有足够时间准备数据。 | 条件 | 场景 | 说明 |
|---|
enable && !clk_out && cnt_one | 正常模式 | 时钟为低，计数器=1 → 即将产生上升沿 | enable && clk_out && cnt_one | 正常模式 | 时钟为高，计数器=1 → 即将产生下降沿 | !(|divider) && clk_out | 最小分频 | 分频器=0，时钟为高 → 产生上升沿 | !(|divider) && !clk_out && enable | 最小分频 | 分频器=0，时钟为低 → 产生下降沿 | !(|divider) && go && !enable | 最小分频启动 | 分频器=0，刚启动 → 产生第一个上升沿 |
分频器为 0 的特殊处理!(|divider)表示divider全为 0（最小分频模式）。此时 SPI 时钟等于系统时钟/2，边沿信号需要特殊处理，确保第一时间产生。
七.完整spi_clgen.v代码`include "spi_defines.v" `include "timescale.v" module spi_clgen (clk_in, rst, go, enable, last_clk, divider, clk_out, pos_edge, neg_edge); parameter Tp = 1; // -------------------------------------------------------------------- // 时钟生成模块：从系统时钟产生 SPI 时钟 (sclk) 及其边沿预告信号 // 输入： // clk_in : 系统时钟 (APB PCLK) // rst : 复位 (高有效) // enable : SPI 传输使能 (来自 spi_shift 的 tip) // go : 启动传输信号 (来自控制寄存器) // last_clk : 最后一位时钟标志 (来自 spi_shift 的 last) // divider : 分频系数 (0 表示最小分频) // 输出： // clk_out : SPI 时钟 (sclk) // pos_edge : 上升沿预告脉冲 (提前一个系统时钟周期) // neg_edge : 下降沿预告脉冲 // -------------------------------------------------------------------- input clk_in; input rst; input enable; input go; input last_clk; input [`SPI_DIVIDER_LEN-1:0] divider; output clk_out; output pos_edge; output neg_edge; reg clk_out; reg pos_edge; reg neg_edge; reg [`SPI_DIVIDER_LEN-1:0] cnt; // 半周期计数器 wire cnt_zero; // 计数器为 0 (半周期结束) wire cnt_one; // 计数器为 1 (下一个周期将到 0) // cnt_zero = 所有位为 0 assign cnt_zero = cnt == {`SPI_DIVIDER_LEN{1'b0}}; // cnt_one = 最低位为 1，其余位为 0 (即数值 1) assign cnt_one = cnt == {{`SPI_DIVIDER_LEN-1{1'b0}}, 1'b1}; // ==================================================================== // 半周期计数器 // 复位时：cnt = 全1 (最大值，SPI 时钟最慢) // 计数过程： // - 若 !enable 或 cnt_zero (空闲或半周期结束)，则加载 divider // - 否则 cnt 递减 1 // ==================================================================== always @(posedge clk_in or posedge rst) begin if(rst) cnt <= #Tp {`SPI_DIVIDER_LEN{1'b1}}; else begin if(!enable || cnt_zero) cnt <= #Tp divider; else // 递减操作：原代码 {{...}} 构造了位宽匹配的 1，简化理解即 cnt - 1 cnt <= #Tp cnt - {{`SPI_DIVIDER_LEN-1{1'b0}}, 1'b1}; end end // ==================================================================== // SPI 时钟输出 (clk_out) // 翻转条件：enable && cnt_zero && (!last_clk || clk_out) // - enable 为高：传输进行中 // - cnt_zero 为高：半周期结束 // - (!last_clk || clk_out) 控制最后一位只输出半个高电平： // 最后一位时 (last_clk=1)，若 clk_out=0 则条件不成立 → 不翻转，保持低； // 若 clk_out=1 则条件成立 → 翻转为低。从而实现最后半个周期高电平后停在高电平？实际是最后高后翻低再保持低。 // 正常传输时，last_clk=0，条件恒真，每 cnt_zero 翻转一次。 // ==================================================================== always @(posedge clk_in or posedge rst) begin if(rst) clk_out <= #Tp 1'b0; else clk_out <= #Tp (enable && cnt_zero && (!last_clk || clk_out)) ? ~clk_out : clk_out; end // ==================================================================== // 边沿预告信号 (pos_edge, neg_edge) // 这些脉冲在系统时钟域产生，比实际 SPI 时钟边沿提前一个周期， // 用于通知 spi_shift 模块准备采样或驱动数据。 // // pos_edge 产生条件： // 1. 正常模式：enable && !clk_out && cnt_one // (传输中、当前时钟为低、计数器为 1 → 即将产生上升沿) // 2. 最小分频模式 (divider=0)： // a) !(|divider) && clk_out (时钟为高时产生上升沿) // b) !(|divider) && go && !enable (刚启动时产生第一个上升沿) // // neg_edge 产生条件： // 1. 正常模式：enable && clk_out && cnt_one // (传输中、当前时钟为高、计数器为 1 → 即将产生下降沿) // 2. 最小分频模式：!(|divider) && !clk_out && enable // (时钟为低且传输中产生下降沿) // ==================================================================== always @(posedge clk_in or posedge rst) begin if(rst) begin pos_edge <= #Tp 1'b0; neg_edge <= #Tp 1'b0; end else begin pos_edge <= #Tp (enable && !clk_out && cnt_one) || (!(|divider) && clk_out) || (!(|divider) && go && !enable); neg_edge <= #Tp (enable && clk_out && cnt_one) || (!(|divider) && !clk_out && enable); end end endmodule
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