FPGA新手避坑指南：用Verilog在AX530开发板上实现数字钟，我的模块化设计踩坑实录

FPGA新手避坑指南：用Verilog在AX530开发板上实现数字钟，我的模块化设计踩坑实录

第一次接触FPGA开发时，我被Verilog语言的并行特性深深吸引，但同时也被各种"坑"绊得鼻青脸肿。这篇文章记录了我使用AX530开发板实现数字钟的全过程，特别是那些教科书上不会告诉你的实战经验。如果你正准备开始第一个FPGA项目，这些经验或许能帮你少走弯路。

1. 开发环境搭建与项目初始化

Quartus II 13.0虽然不算最新版本，但对于初学者来说足够稳定。安装时最容易忽略的是器件支持包的选择。AX530开发板使用的是Cyclone IV EP4CE6E22C8芯片，如果安装时漏选对应的器件系列，后面会遇到各种莫名其妙的编译错误。

创建新项目时，我犯的第一个错误是直接使用默认的项目路径。建议专门为FPGA项目创建一个不含中文和空格的路径，比如D:/FPGA_Projects/Digital_Clock。我最初使用了"我的项目/数字钟"这样的路径，结果在综合阶段出现了诡异的文件读取错误。

# 推荐的项目目录结构 Digital_Clock/ ├── quartus/ # Quartus工程文件 ├── verilog/ # Verilog源代码 ├── simulation/ # 仿真文件 └── docs/ # 文档和参考资料

表：AX530开发板关键引脚分配参考

2. 模块划分的艺术：从混乱到清晰

最初我试图在一个模块中实现所有功能，结果代码很快变得难以维护。经过几次重构，最终采用了以下模块划分方案：

• 顶层模块：只做信号路由，不包含任何业务逻辑
• 控制模块：处理按键输入和状态切换
• 计时模块：核心计时逻辑和校时功能
• 显示模块：数码管驱动和显示内容选择
• 消抖模块：按键消抖的通用组件

最关键的教训：每个模块应该只有一个明确的职责。我最初将校时逻辑放在计时模块中，导致代码臃肿。后来将校时相关的状态判断移到控制模块后，整个设计清晰了很多。

// 不好的实践：计时模块中混杂校时逻辑 always @(posedge clk) begin if (set_mode) begin // 校时状态判断 // 校时逻辑... end else begin // 正常计时逻辑... end end // 好的实践：控制模块输出校时信号 wire set_enable; wire [1:0] set_position; // 计时模块只需响应这些信号 always @(posedge clk) begin if (set_enable) begin case(set_position) // 根据位置调整对应计数器 endcase end end

3. 按键处理的那些坑

AX530开发板上的机械按键存在明显的抖动问题，直接读取会导致多次误触发。我尝试了三种消抖方案：

1. 简单延时法：检测到按键按下后延时20ms再判断
   • 问题：阻塞整个系统，影响其他功能
2. 计数器法：用时钟周期计数实现非阻塞检测
   • 问题：参数调整麻烦，不同按键需要不同参数
3. 状态机法：用状态机跟踪按键状态变化
   • 最终采用的方案，可靠性最高

// 最终采用的消抖模块核心代码 parameter IDLE = 2'b00; parameter DETECT = 2'b01; parameter CONFIRM = 2'b10; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; btn_out <= 1'b0; end else begin case(state) IDLE: if (!btn_in) state <= DETECT; DETECT: begin if (!btn_in) begin if (cnt == 20'd999_999) begin // 20ms@50MHz state <= CONFIRM; btn_out <= 1'b1; end else cnt <= cnt + 1; end else state <= IDLE; end CONFIRM: begin btn_out <= 1'b0; if (btn_in) state <= IDLE; end endcase end end

提示：消抖时间不是越长越好。我最初设为50ms，结果发现快速连续按键时会丢失输入。经过实测，20ms在AX530开发板上表现最佳。

4. 数码管显示的优化技巧

AX530开发板有6位数码管，但我们的数字钟只需要显示4位（时分）。最初我直接驱动所有数码管，结果发现显示亮度不均匀。通过以下优化解决了问题：

1. 动态扫描频率：将扫描频率从1kHz降到200Hz，减轻FPGA负担
2. 位选信号处理：只使能需要显示的数码管位
3. 亮度补偿：对不使用的数码管显式关闭

// 数码管驱动优化代码 reg [19:0] scan_cnt; always @(posedge clk) begin scan_cnt <= scan_cnt + 1; if (scan_cnt == 20'd99_999) begin // 200Hz扫描 scan_cnt <= 0; case(scan_pos) 0: begin smg_loc <= 6'b111110; smg_data <= hour_ten; end 1: begin smg_loc <= 6'b111101; smg_data <= hour_unit; end // ...其他位同理 default: smg_loc <= 6'b111111; // 关闭不使用的位 endcase end end

表：数码管显示优化前后对比

5. 校时功能的用户体验改进

最初的校时逻辑非常反人类：需要先按模式键进入校时状态，再按移位键选择要调整的位置，最后用加键调整数值。实际使用中发现几个问题：

1. 用户无法直观知道当前在调整哪一位
2. 按键操作过于复杂
3. 没有提供快速增减功能

改进方案：

1. 视觉反馈：被调整的位数码管会闪烁
2. 长按加速：按住加键超过1秒后自动快速增减
3. 简化流程：直接按移位键切换调整位置

// 改进后的校时控制逻辑 reg [23:0] blink_cnt; always @(posedge clk) begin blink_cnt <= blink_cnt + 1; // 被选中的位以2Hz频率闪烁 if (set_en && blink_cnt[23]) current_digit <= 4'b0000; // 熄灭 else current_digit <= digit_value; end // 长按加速检测 reg [23:0] press_cnt; always @(posedge clk) begin if (inc_btn_pressed) begin press_cnt <= press_cnt + 1; if (press_cnt > 24'd5_000_000) begin // 约100ms increment <= 5; // 加速模式 end end else begin press_cnt <= 0; increment <= 1; // 正常模式 end end

6. 时序约束与时钟管理

数字钟对时序精度要求很高，但初学者常常忽略时序约束。我在项目后期遇到了一个诡异的问题：计时速度比实际时间快约10%。经过排查，发现是时钟分频逻辑存在问题。

错误实现：

// 不准确的1秒计时 always @(posedge clk) begin if (counter == 26'd49_999_999) begin // 50MHz时钟 second <= second + 1; counter <= 0; end else begin counter <= counter + 1; end end

问题在于49,999,999对应的是0.99999998秒，误差虽然微小，但累积一天会差约1.7秒。改进方案：

1. 使用更精确的分频比
2. 引入误差补偿机制
3. 考虑使用PLL生成更精确的时钟

// 改进后的精确计时 parameter CLK_FREQ = 50_000_000; parameter ONE_SECOND = CLK_FREQ - 1; always @(posedge clk) begin if (counter == ONE_SECOND) begin second <= second + 1; counter <= 0; // 误差补偿逻辑 if (error_accum >= CLK_FREQ) begin error_accum <= error_accum - CLK_FREQ; end else begin error_accum <= error_accum + error_per_sec; end end else begin counter <= counter + 1; end end

7. 调试技巧与实用工具

FPGA开发中最耗时的往往是调试环节。以下是我总结的几个实用技巧：

1. SignalTap II：Quartus内置的逻辑分析仪

   • 可以实时捕获内部信号
   • 设置触发条件抓取特定状态
   • 注意会占用FPGA的存储资源

2. ModelSim仿真：

   • 先写测试平台验证关键模块
   • 特别适合验证状态机和时序逻辑
   • 自动化测试可以节省大量时间

3. LED调试法：

   • 用LED显示关键状态
   • 例如：为每个主要状态分配一个LED
   • 简单但非常直观有效

// 简单的LED调试代码示例 always @(posedge clk) begin case(current_state) IDLE: led <= 3'b001; SET_HOUR: led <= 3'b010; SET_MINUTE: led <= 3'b100; // ...其他状态 endcase end

注意：使用SignalTap时，采样深度和信号数量需要权衡。我最初尝试同时监控30多个信号，结果采样深度只有几百个周期，根本不够用。后来精简到10个关键信号，采样深度提高到10万周期，真正发挥了作用。

8. 资源优化与代码重构

随着功能不断增加，FPGA的资源使用率也越来越高。通过以下优化，我将资源占用降低了40%：

1. 共享计数器：多个模块共用的分频计数器
2. 状态编码优化：使用独热码代替二进制编码
3. 移除冗余寄存器：清理不再使用的中间变量
4. case语句优化：添加default分支避免生成锁存器

表：优化前后资源使用对比

// 优化前的冗余代码 reg [3:0] min_ten, min_unit; reg [3:0] hour_ten, hour_unit; reg [5:0] total_minutes; // 实际未使用 // 优化后的精简代码 reg [3:0] min_ten, min_unit; reg [3:0] hour_ten, hour_unit;

开发过程中我养成了一个好习惯：每次添加新功能前，先考虑是否可以通过现有模块实现，而不是急于创建新模块。这种克制让项目保持了良好的可维护性。