23.【RTL_Synthesis】Static Timing Analysis Fundamentals（静态时序分析基础）
⏱️ 静态时序分析基础：你的芯片真的能跑这么快吗？
前面我们学习了综合，把 RTL 变成了门级网表。但问题来了：这个网表真的能在目标时钟频率下正常工作吗？仿真只能验证功能，但无法覆盖所有时序路径。这时候就需要静态时序分析（STA）出场了。
STA 就像一个“数学考试”，它不用跑仿真向量，而是系统地分析设计中每一条信号路径，确保在所有可能的工作条件下，时序要求都能被满足。今天我们就来学习 STA 的核心概念，为后续的时序收敛打下基础。
1. 建立时间和保持时间：触发器的“安全窗口”
1.1 为什么触发器需要这些时间？
触发器内部是一个主从结构。在时钟沿到来时，它需要完成两个动作：
- 建立（setup）：数据必须在时钟沿前稳定一段时间，让主锁存器能可靠地采样。
- 保持（hold）：数据必须在时钟沿后稳定一段时间，让主锁存器能完整锁存。
如果违反建立时间，可能采错数据；如果违反保持时间，数据可能被“冲走”。这两种违规都需要避免。
1.2 建立时间（Setup Time）
定义：数据在时钟沿之前必须稳定的最小时间。
检查目标：确保数据不会太晚到达。
建立时间检查方程：
数据到达时间 + 建立时间 ≤ 时钟到达时间 + 时钟周期等价地：
建立时间余量（slack）= (时钟周期 - 建立时间) - (数据到达时间 - 时钟到达时间)如果余量为正 → 满足；为负 → 违规。
示例：
- 时钟周期 = 10ns
- 数据到达 = 4.5ns
- 建立时间 = 0.1ns
- 时钟到达 = 0ns（假设理想时钟）
slack = (10 - 0.1) - (4.5 - 0) = 9.9 - 4.5 = 5.4ns → 满足1.3 保持时间（Hold Time）
定义：数据在时钟沿之后必须稳定的最小时间。
检查目标：确保数据不会太早变化。
保持时间检查方程：
数据到达时间 ≥ 时钟到达时间 + 保持时间余量 = 数据到达时间 - (时钟到达时间 + 保持时间)
示例（用最快工艺角）：
- 数据到达 = 0.225ns
- 时钟到达 = 0ns
- 保持时间 = 0.045ns
slack = 0.225 - (0 + 0.045) = 0.18ns → 满足1.4 关键区别
| 特性 | 建立时间 | 保持时间 |
|---|---|---|
| 检查对象 | 最大延迟（慢路径） | 最小延迟（快路径） |
| 与时钟频率关系 | 频率越高越难满足 | 与频率无关 |
| 修复方式 | 降频、优化路径 | 加缓冲器、增加延迟 |
| 分析工艺角 | 慢角（SS） | 快角（FF） |
重要：保持时间违规无法通过降低频率修复，必须在物理设计中插入延迟。
2. 时钟定义：所有时序的参考
时钟是所有时序分析的“节拍器”。你必须告诉工具时钟的周期、波形、来源等信息。
2.1 基本时钟定义（SDC格式）
create_clock -name sys_clk -period 10.0 [get_ports clk]-period 10.0：周期 10ns（100MHz）-name sys_clk：时钟名字[get_ports clk]：时钟源端口
如果需要非 50% 占空比，可以用-waveform：
create_clock -name sys_clk -period 10.0 -waveform {0 4} [get_ports clk]波形定义：上升沿在 0ns，下降沿在 4ns → 高电平 4ns，低电平 6ns。
2.2 生成时钟（分频/倍频）
create_clock -name main_clk -period 10.0 [get_ports clk] # 2 分频时钟 create_generated_clock -name div2_clk \ -source [get_ports clk] \ -divide_by 2 \ [get_pins div_reg/Q]STA 工具会自动理解生成时钟与原时钟的同步关系，并正确分析跨时钟域路径。
2.3 时钟延迟与转换
时钟信号从源到触发器会有延迟（latency）和边沿斜率（transition）。
# 源延迟（外部到芯片） set_clock_latency -source 0.5 [get_clocks sys_clk] # 网络延迟（时钟树） set_clock_latency 1.2 [get_clocks sys_clk] # 时钟边沿斜率 set_clock_transition 0.1 [get_clocks sys_clk]这些值会影响触发器的建立/保持时间（从 Liberty 表中查找）。
2.4 虚拟时钟（用于 I/O 时序）
当外部设备的时钟不在当前设计内部时，用虚拟时钟来约束输入输出。
# 外部系统时钟（不存在于设计） create_clock -name ext_clk -period 10.0 # 输入数据相对于该时钟的延迟 set_input_delay -clock ext_clk -max 3.0 [get_ports data_in]3. 输入输出延迟：连接外部世界
你的芯片不是孤岛，它要与外部设备通信。输入延迟和输出延迟描述了这种接口的时序约束。
3.1 输入延迟
概念：外部设备在某个时钟沿后多久把数据送到你的芯片输入引脚。
# 最坏情况：数据在时钟沿后 3ns 到达 set_input_delay -clock sys_clk -max 3.0 [get_ports data_in] # 最好情况：数据在时钟沿后 1ns 到达 set_input_delay -clock sys_clk -min 1.0 [get_ports data_in]对内的影响：
- 建立时间检查：内部路径可用时间 = 周期 - 最大输入延迟 - 建立时间
- 保持时间检查：内部路径必须 > 最小输入延迟 + 保持时间
3.2 输出延迟
概念：你的芯片输出数据后，外部设备需要在时钟沿前多久收到稳定数据。
set_output_delay -clock sys_clk -max 2.5 [get_ports data_out] set_output_delay -clock sys_clk -min 0.5 [get_ports data_out]-max：外部设备的建立时间要求（相对于时钟）-min：外部设备的保持时间要求
3.3 完整示例
假设：
- 外部芯片输出到你的芯片：最大延迟 3ns（含板级走线）
- 你的芯片输出到存储器：存储器需要建立时间 1.5ns，保持时间 0.5ns，板级走线 1ns
# 输入 set_input_delay -clock sys_clk -max 3.0 [get_ports data_in] set_input_delay -clock sys_clk -min 1.5 [get_ports data_in] # 输出 set_output_delay -clock sys_clk -max 2.5 [get_ports data_out] # 1.5 + 1 set_output_delay -clock sys_clk -min 0.7 [get_ports data_out] # 0.5 + 0.2这些约束告诉 STA 工具：内部逻辑必须留出足够的时序余量来满足外部接口。
4. 伪路径（False Paths）：告诉工具哪些路径不用分析
4.1 什么是伪路径？
伪路径是结构上存在，但实际功能中永远不会被激活的路径。分析它们只会浪费时间，还可能产生虚假的违规报告。
4.2 常见场景
场景 1：异步时钟域（使用同步器）
数据从clk_a到clk_b，中间有同步器。同步器会处理亚稳态，时序路径不需要 STA 检查。
set_false_path -from [get_clocks clk_a] -to [get_clocks clk_b]场景 2：配置寄存器（只在启动时写入，运行时不变化）
如果配置信号在运行时不改变，它不会引起动态跳变，路径可以设为 false。
场景 3：测试/调试模式（量产时禁用）
set_false_path -through [get_pins debug_mux/select]4.3 谨慎使用
错误使用伪路径会隐藏真实时序问题。必须确保该路径确实不会在功能中激活。
5. 多周期路径（Multicycle Paths）：允许数据慢一点
5.1 什么是多周期路径？
有些路径的数据故意需要多个时钟周期才能稳定（例如除法器、长流水线）。默认的单周期检查会过于严格。
5.2 示例：32 周期除法器
always @(posedge clk) begin if (start) busy <= 1; if (busy) begin // 除法过程，需要 32 个周期 if (counter == 31) begin busy <= 0; result <= quotient; // 第 32 周期才更新结果 end counter <= counter + 1; end end always @(posedge clk) begin if (!busy) output_reg <= result; end路径从除法器到output_reg需要 32 个周期。
约束：
# 建立时间用 32 个周期 set_multicycle_path 32 -setup -from [get_pins divider/*] -to [get_pins output_reg] # 保持时间用 31 个周期（上一拍的数据） set_multicycle_path 31 -hold -from [get_pins divider/*] -to [get_pins output_reg]为什么 hold 是 31？保持时间检查的是“当前数据变化是否太快覆盖上一拍的数据”，应该在上一拍（N+31）进行检查，而不是 N+32 拍。
5.3 多周期约束的影响
- 建立时间：从默认的 1 周期放松到 K 周期，可用时间 = K × 周期 - 建立时间
- 保持时间：从默认的 0 周期（同一拍）放松到 K-1 周期，防止过度放松导致保持违规。
6. 时钟不确定性与偏斜（Skew）：现实世界的不完美
6.1 时钟不确定性（Uncertainty）
不确定性包括：
- 抖动（jitter）：时钟周期逐周期的随机变化
- 占空比失真：实际波形与理想波形的偏差
- 建模不准确：时钟树仿真与实际的差异
约束：
set_clock_uncertainty -setup 0.2 [get_clocks sys_clk] set_clock_uncertainty -hold 0.1 [get_clocks sys_clk]这些值会收紧时序检查：
- 建立检查：可用时间减少 uncertainty
- 保持检查：所需时间增加 uncertainty
6.2 时钟偏斜（Skew）
偏斜是同一时钟到达不同触发器的时间差。
- 正偏斜（捕获触发器晚到）：有利于建立时间，不利于保持时间
- 负偏斜（捕获触发器早到）：不利于建立时间，有利于保持时间
现代 STA 工具会自动考虑偏斜，并通过共同路径悲观去除（CPPR）避免过度悲观。CPPR 的意思是：对于启动和捕获触发器共享的时钟路径，使用相同的延迟值，而不是都用最坏情况。
6.3 实用建议
| 时钟来源 | 典型不确定性（setup/hold） |
|---|---|
| 外部晶振（板级） | 0.5ns / 0.3ns |
| 片上 PLL | 0.2ns / 0.1ns |
| 内部分频时钟 | 0.1ns / 0.05ns |
7. 总结：STA 是芯片时序的“质检员”
静态时序分析的核心是验证你的设计能否在实际工作条件下稳定运行。
- 建立时间：保证数据不会到得太晚（受工艺角、电压、温度影响）
- 保持时间：保证数据不会变得太早（与频率无关，用快角分析）
- 时钟定义：给 STA 工具提供“节拍器”
- 输入输出延迟：把外部接口的约束纳入分析
- 伪路径：排除不会发生的路径，避免误报
- 多周期路径：放松确实需要多个周期的路径
- 不确定性与偏斜：模拟时钟的真实不完美
掌握这些概念后，你就能理解 STA 报告里的 slack 数字，知道哪些路径是真违规、哪些是约束过紧。下一步，我们将用 OpenSTA 工具实际跑一遍 STA，解读报告并修复违规。
一句话提醒：时序收敛不是碰运气，而是基于对这些基础概念的深刻理解。每一条路径的分析，最终都归结为“数据到得太晚吗？”和“数据变得太快吗？”两个问题。