从ISSCC 2024看趋势：为什么DTC辅助和数字预失真（DPD）成了高性能PLL的标配？
从ISSCC 2024看趋势：为什么DTC辅助和数字预失真（DPD）成了高性能PLL的标配？
在高速SerDes、5G/6G射频和高精度时钟芯片设计中，相位噪声和杂散抑制一直是工程师面临的核心挑战。随着工艺节点不断向3nm及以下演进，传统模拟PLL的局限性日益凸显——面积无法随工艺缩小、电荷泵失配难以校准、滤波器泄漏电流导致性能漂移。ISSCC 2024最新研究揭示了一个明确趋势：数字辅助技术正在彻底重构PLL架构，其中DTC（数字时间转换器）辅助量化噪声消除和DPD（数字预失真）校正DCO非线性已成为新一代设计的标配组合。
这种技术转向背后是三个关键驱动力：首先，在毫米波频段（如5G NR 28GHz），系统对相位噪声的要求已严苛到-36dBc以下，传统方法难以达标；其次，FinFET工艺下晶体管本征增益下降，模拟电路设计复杂度呈指数上升；第三，数字校准技术能充分利用CMOS尺寸缩小的优势，实现"用面积换性能"的灵活权衡。本文将深入剖析这两项技术的协同机制、在不同工艺节点下的实现策略，以及它们如何为系统架构师提供更优的功耗-性能-面积（PPA）解决方案。
1. 量化噪声消除：DTC辅助技术的革命性突破
1.1 ΔΣ调制器的固有缺陷与DTC的救赎
在分数N分频PLL中，ΔΣ调制器通过噪声整形将量化噪声推向高频，但其低频残留噪声仍会通过参考杂散形式影响输出频谱。传统解决方案是在TDC（时间数字转换器）后端进行数字滤波，但这种方法面临两个根本性限制：
- TDC非线性失真：尤其在多相位插值型TDC中，相位失配会导致量化噪声消除不彻底
- 延迟路径失配：数字滤波器的处理延迟与模拟路径难以精确对齐
ISSCC 2024多个论文（如加州大学伯克利分校的3.2mW 28nm PLL）证明，前置型DTC辅助能在信号进入相位检测器前就补偿量化误差。其核心原理可简化为：
% DTC辅助的数学模型 dtc_delay = a0 * ΔΣ_quantization_error; % a0通过LMS算法实时校准 compensated_phase = original_phase + dtc_delay;这种预处理方式带来三个显著优势：
- 将噪声消除点前移，避免后续电路非线性影响
- 允许使用更简单的1-bit TDC，大幅降低功耗
- 通过时间域处理规避数字域的字长限制
1.2 分段DTC架构与多参数校准
先进工艺节点下，DTC自身非线性成为新的瓶颈。台积电5nm工艺实测数据显示，单段DTC的INL（积分非线性）可达5ps以上，完全抵消其噪声消除效益。最新研究采用分段DTC+多维度LMS校准的方案：
| 校准维度 | 传统方案 | 分段DTC方案 | 改进效果 |
|---|---|---|---|
| 增益校准 | 全局单一系数 | 每段独立系数 | INL降低62% |
| 时序校准 | 忽略走线延迟 | 分段延迟补偿 | 杂散改善8dBc |
| 温度补偿 | 固定查表 | 实时背景校准 | 温度稳定性提升3x |
以Intel展示的24GHz毫米波PLL为例，其采用7段DTC结构配合以下校准流程：
- 初始粗校准：注入测试序列，测量各段传递特性
- 背景细校准：运行时通过辅助LMS环路持续优化
- 温度追踪：嵌入thermal sensor触发周期性刷新
这种方案在ISSCC 2024上实现了令人瞩目的1.8fs RMS抖动，同时保持仅2.1mW功耗。
2. DCO非线性校正：数字预失真(DPD)的进阶应用
2.1 DCO非线性的本质与影响
数字控制振荡器（DCO）的调谐特性本质上是非线性的，尤其在毫米波频段，这种非线性会导致：
- 调制失真：在两点调制架构中引起增益不平衡
- 杂散增生：产生非谐波相关杂散分量
- 相位误差：导致PLL锁定范围缩小
传统模拟预校正方法面临两个困境：工艺角变化导致校正效果不稳定；校正电路本身引入额外噪声。数字预失真通过构建逆向模型完美解决了这些问题。
2.2 自适应DPD算法实现
现代DPD系统通常采用三级递进结构：
- 基础线性化：多项式拟合DCO Kv曲线
# 三阶多项式预失真示例 def dpd_correction(tuning_word): return (a0 + a1*tuning_word + a2*tuning_word**2 + a3*tuning_word**3) - 记忆效应补偿：针对调谐延迟的FIR滤波
- 温度/电压自适应：建立PVT补偿查找表
三星在6G原型芯片中实现的混合DPD方案包含以下创新点：
- 双环路校准：快环路处理瞬时非线性，慢环路跟踪长期漂移
- 稀疏采样：仅关键工作点密集校准，降低功耗40%
- 噪声整形：将DPD计算量化噪声推至带外
实测数据显示，该方案将28GHz DCO的相位噪声从-98dBc/Hz@1MHz改善至-106dBc/Hz，同时保持校准电路功耗小于DCO本体的15%。
3. 工艺节点适配：从成熟制程到先进FinFET
3.1 28nm与40nm节点的性价比之选
对于成本敏感的中端应用（如5G sub-6GHz），在成熟制程上实现DTC+DPD需要特殊优化：
- DTC分辨率折衷：采用1.5ps步长而非先进节点的0.8ps，面积减少35%
- 共享校准引擎：时分复用同一套LMS电路处理DTC和DPD
- ROM压缩技术：存储多项式系数使用差分编码
联发科研发的16nm WiFi 6E方案证明，这种优化仍可实现-32dBc参考杂散，满足绝大多数应用需求。
3.2 3nm/5nm FinFET的极致性能实现
在先进节点上，技术重点转向：
- 时序收敛挑战：
- 采用异步校准时钟域
- 插入时序弹性缓冲器
- 电源噪声抑制：
// 门控电源示例代码 always @(posedge cal_clk) begin if (cal_en) begin cal_logic_pwr_gate <= 1'b0; // 校准逻辑激活 end else begin cal_logic_pwr_gate <= 1'b1; // 保持电路断电 end end - 热密度管理：
- 动态频率缩放校准引擎
- 热感知任务调度
台积电N3E工艺测试芯片显示，通过上述技术组合，在相同性能下可比直接移植方案节省28%功耗。
4. 系统级集成与协同优化策略
4.1 与SerDes的联合优化
高速SerDes对时钟提出矛盾需求：低抖动与快速频偏追踪。DTC+DPD组合通过以下方式破解困局：
- 双模式切换：
- 锁定模式：启用全精度校准
- 追踪模式：关闭部分校准降低延迟
- 噪声预算分配：
噪声源 传统方案 协同优化方案 量化噪声 45% 12% DCO非线性 30% 8% 电源噪声 25% 80%
4.2 面向6G的架构演进
Beyond-100GHz应用呈现新特征：
- 时变非线性：需引入在线模型更新
- 毫米波相位同步：联合校准多个PLL核心
- AI辅助预测：LSTM网络预判参数漂移
高通展示的Sub-THz研究平台已采用强化学习优化DPD参数，将校准周期从微秒级缩短至纳秒级。