别再为MCMM脚本头疼了！手把手教你搞定Func和Test Mode的时钟约束（附完整TCL代码）
MCMM脚本实战：从Func到Test Mode的时钟约束精解
刚接触物理设计的工程师第一次看到MCMM脚本时，往往会被各种时钟约束搞得晕头转向。特别是当功能模式（Func Mode）遇上测试模式（Test Mode），时钟之间的关系处理不当就会导致整个时序分析失效。我曾见过一个项目因为ate_clk约束错误，导致芯片测试时出现大规模时序违例，不得不重新流片——这种代价是任何团队都难以承受的。
1. MCMM脚本的核心架构
MCMM（Multi-Corner Multi-Mode）脚本的本质是管理芯片在不同工作模式下的时序约束。一个典型的MCMM脚本包含三个关键部分：
# 模式定义 set_case_analysis 1 test_mode # 激活测试模式 set_case_analysis 0 func_mode # 关闭功能模式 # 时钟定义 create_clock -period 7.5 -name PCI_CLK [get_ports pclk] create_clock -period 30 [get_ports ate_clk] # ATE测试时钟 # 时钟关系约束 set_clock_groups -asynchronous -group [get_clocks ate_clk] -group [get_clocks PCI_CLK]模式切换是MCMM脚本的第一道门槛。通过set_case_analysis命令，我们可以明确当前处于哪种工作模式。在实际项目中，常见的设计陷阱包括：
- 忘记关闭非活动模式的时钟约束
- 测试模式信号未正确传递到时钟门控单元
- 模式切换逻辑存在组合环路
提示：使用
report_case_analysis命令验证模式设置是否正确，确保没有冲突的模式定义。
2. 功能模式与测试模式的时钟隔离
功能时钟和测试时钟的关系处理是MCMM脚本最易出错的部分。下表对比了三种常用的时钟隔离方法：
| 约束类型 | 语法示例 | 适用场景 | 时序分析影响 |
|---|---|---|---|
| 异步时钟 | set_clock_groups -asynchronous | 完全无相位关系的时钟（如功能时钟与ATE时钟） | 完全忽略跨时钟域路径 |
| 逻辑互斥 | set_clock_groups -logically_exclusive | 通过MUX选择的时钟（如不同电源模式下的时钟） | 分析单一时钟路径 |
| 虚假路径 | set_false_path -from [get_clocks clkA] -to [get_clocks clkB] | 特定方向不需要分析的路径 | 仅忽略指定方向路径 |
对于测试模式，典型的时钟约束应该包含：
# 异步时钟组定义 set_clock_groups -name test_func_async \ -asynchronous \ -group [get_clocks ate_clk] \ -group [get_clocks "PCI_CLK SYS_CLK*"] # 扫描链相关虚假路径 set_false_path -from [get_ports scan_enable] -to [get_clocks "PCI_CLK SYS_CLK*"] set_false_path -from [get_ports test_si*] -to [get_clocks "PCI_CLK SYS_CLK*"]我曾遇到一个典型案例：某设计在测试模式下出现保持时间违例，最终发现是因为忘记对扫描使能信号（scan_enable）到功能时钟域设置虚假路径。这个错误导致工具尝试优化根本不存在的时序路径，浪费了大量迭代时间。
3. 时钟约束的进阶技巧
当时钟关系复杂时，简单的set_clock_groups可能不够。以下是几个实战中总结的技巧：
时钟门控处理：
# 识别时钟门控单元 set clock_gating_cells [get_cells -hier -filter "ref_name=~ICG*"] # 为门控时钟设置生成时钟约束 foreach_in_collection cell $clock_gating_cells { set pin [get_pins -of $cell -filter "direction==out"] create_generated_clock -name [get_attribute $cell full_name]_gclk \ -source [get_pins -of $cell -filter "name==CP"] \ -combinational $pin }多周期路径设置：
# OCC控制器中的多周期路径 set_multicycle_path -setup 3 -from snps_clk_chain_0/U_shftreg_0/ff_0/q_reg set_multicycle_path -hold 2 -start -from snps_clk_chain_0/U_shftreg_0/ff_0/q_reg时钟不确定性设置：
# 不同模式下设置不同的时钟不确定性 if {$test_mode == 1} { set_clock_uncertainty -setup 0.15 [get_clocks ate_clk] } else { set_clock_uncertainty -setup 0.1 [get_clocks PCI_CLK] }在28nm以下工艺中，时钟约束还需要考虑跨电压域的情况。例如：
set_voltage 0.95 -object_list VDD set_voltage 1.16 -object_list VDDH set_timing_derate -late 1.05 -cell_delay -net_delay4. 调试与验证MCMM脚本
写完MCMM脚本只是第一步，验证其正确性同样重要。以下是推荐的调试流程：
时钟结构检查：
report_clock -structure > clock_report.rpt check_clock_tree跨时钟域路径检查：
report_timing -from [get_clocks ate_clk] -to [get_clocks PCI_CLK] -delay_type max模式覆盖检查：
report_case_analysis verify_mode_constraints约束冲突检查：
check_timing -override report_constraint -all_violators
我曾用这个方法发现过一个隐蔽的错误：两个不同模式的时钟约束存在重叠，导致工具无法确定正确的分析模式。通过report_case_analysis发现后，添加适当的互斥约束解决了问题。
5. 完整TCL脚本模板
以下是一个经过实战检验的MCMM脚本框架，包含详细注释：
####################################### # MCMM Script Template # Version 1.2 - Updated for advanced nodes ####################################### # 1. Mode Definition set_case_analysis 0 test_mode # Default to func mode set_case_analysis 1 occ_bypass # Disable OCC in func mode # 2. Clock Definition # Functional Clocks create_clock -period 7.5 -name PCI_CLK [get_ports pclk] create_generated_clock -name SYS_CLK -divide_by 2 [get_pins I_CLOCKING/sys_clk_in_reg/Q] # Test Clock create_clock -period 30 -name ate_clk [get_ports ate_clk] # 3. Clock Relationships # Func clocks group set_clock_groups -name func_clk_group -asynchronous \ -group [get_clocks PCI_CLK] \ -group [get_clocks SYS_CLK] # Test vs Func isolation set_clock_groups -name test_func_isolate -asynchronous \ -group [get_clocks ate_clk] \ -group [get_clocks "PCI_CLK SYS_CLK"] # 4. Scan Chain Constraints set_false_path -from [get_ports scan_enable] -to [get_clocks "PCI_CLK SYS_CLK"] set_false_path -from [get_ports test_si*] -to [get_clocks "PCI_CLK SYS_CLK"] # 5. Mode-specific Constraints # Func Mode Constraints if {$test_mode == 0} { set_input_delay -max 3.0 -clock PCI_CLK [get_ports pci_inputs] set_output_delay -max 2.0 -clock PCI_CLK [get_ports pci_outputs] } # Test Mode Constraints if {$test_mode == 1} { set_clock_uncertainty -setup 0.15 [get_clocks ate_clk] set_multicycle_path -setup 3 -from [get_pins scan_chain*/q] }这个模板在实际项目中可根据具体需求扩展，特别是对于包含多个电源域和时钟域的设计，还需要添加电压域约束和跨域时序检查。