别再只会用UART了！用Verilog手撸一个PISO移位寄存器，搞定SPI主设备数据发送
用Verilog实现SPI主设备：PISO移位寄存器实战指南
在嵌入式开发中，SPI（Serial Peripheral Interface）总线因其简单高效而广受欢迎。但当你遇到MCU硬件SPI外设资源不足，或者需要完全自定义时序的场景时，用Verilog手写一个并行转串行（PISO）移位寄存器就成了解决问题的利器。本文将带你从零开始实现一个可即插即用的SPI主设备发送模块，避开枯燥的理论，直击实战要点。
1. 为什么需要PISO移位寄存器
SPI通信的核心在于主设备能够准确地将并行数据转换为串行比特流。虽然大多数MCU都内置了硬件SPI模块，但在以下场景中，自己实现PISO显得尤为必要：
- 资源受限：当项目需要多个SPI主设备而硬件外设不足时
- 时序定制：需要非标准时钟极性（CPOL）或相位（CPHA）配置
- 教学目的：深入理解SPI底层工作原理
- FPGA开发：在可编程逻辑中构建轻量级SPI控制器
与硬件SPI相比，Verilog实现的PISO模块具有以下优势：
| 特性 | 硬件SPI | Verilog PISO |
|---|---|---|
| 灵活性 | 固定配置 | 完全可定制 |
| 资源占用 | 专用硬件 | 可优化逻辑 |
| 时钟控制 | 受限 | 自由定义 |
| 调试难度 | 低 | 中等 |
| 适用场景 | 标准通信 | 特殊需求 |
2. PISO移位寄存器工作原理
PISO（Parallel-In Serial-Out）移位寄存器的核心功能是将N位并行数据转换为1位串行输出。让我们分解其工作流程：
- 加载阶段：当load信号有效时，并行数据被锁存到内部寄存器
- 移位阶段：每个时钟周期输出一位数据，寄存器内容左移或右移
- 输出阶段：最高位或最低位（取决于设计）被送到串行输出端口
一个典型的4位PISO操作时序如下：
时钟周期: 0 1 2 3 4 Load: H L L L L 输出: X D3 D2 D1 D0注意：实际设计中需要考虑时钟极性、数据对齐和同步问题
3. Verilog实现细节
下面是一个完整的SPI主设备发送模块实现，包含PISO核心功能：
module SPI_Master_TX #( parameter DATA_WIDTH = 8 )( input wire clk, input wire reset_n, input wire load, input wire [DATA_WIDTH-1:0] parallel_data, output reg serial_out, output reg busy ); reg [DATA_WIDTH-1:0] shift_reg; reg [3:0] bit_counter; always @(posedge clk or negedge reset_n) begin if (!reset_n) begin shift_reg <= 0; bit_counter <= 0; serial_out <= 0; busy <= 0; end else if (load && !busy) begin shift_reg <= parallel_data; bit_counter <= DATA_WIDTH; busy <= 1; end else if (busy) begin serial_out <= shift_reg[DATA_WIDTH-1]; shift_reg <= shift_reg << 1; bit_counter <= bit_counter - 1; if (bit_counter == 1) begin busy <= 0; end end end endmodule关键设计要点：
- 参数化设计：DATA_WIDTH参数允许灵活配置数据位宽
- 状态管理：busy信号指示模块是否正在发送数据
- 移位控制：每个时钟周期输出最高位并左移寄存器
- 自动停止：bit_counter计数确保完整发送所有位
4. 仿真测试与验证
为确保模块可靠性，我们需要构建测试平台进行验证。以下是一个简单的测试用例：
module SPI_Master_TX_tb; reg clk = 0; reg reset_n = 0; reg load = 0; reg [7:0] parallel_data = 0; wire serial_out; wire busy; SPI_Master_TX uut ( .clk(clk), .reset_n(reset_n), .load(load), .parallel_data(parallel_data), .serial_out(serial_out), .busy(busy) ); always #5 clk = ~clk; initial begin // 初始化 #10 reset_n = 1; // 测试用例1：正常发送 #10 parallel_data = 8'b1010_1101; load = 1; #10 load = 0; // 等待发送完成 #160; // 测试用例2：连续发送 parallel_data = 8'b1100_0011; load = 1; #10 load = 0; #80 parallel_data = 8'b1111_0000; load = 1; #10 load = 0; #160 $finish; end endmodule仿真中需要检查的关键点：
- 复位后所有信号是否处于初始状态
- load信号触发后busy信号是否立即变高
- 每个时钟周期输出是否正确
- 发送完成后busy信号是否及时变低
- 连续发送时数据是否无冲突
5. 实际应用优化技巧
在真实项目中，我们还需要考虑以下优化点：
5.1 时钟域交叉处理
当SPI时钟与系统时钟不同源时，需要添加同步逻辑：
// 双触发器同步器 reg spi_clk_sync1, spi_clk_sync2; always @(posedge clk or negedge reset_n) begin if (!reset_n) begin spi_clk_sync1 <= 0; spi_clk_sync2 <= 0; end else begin spi_clk_sync1 <= spi_clk; spi_clk_sync2 <= spi_clk_sync1; end end5.2 可配置时钟极性
通过参数支持不同SPI模式：
module SPI_Master_TX #( parameter DATA_WIDTH = 8, parameter CPOL = 0, // 时钟极性 parameter CPHA = 0 // 时钟相位 )( // ...其他端口... output reg spi_clk ); // 根据CPOL/CPHA生成时钟 always @(*) begin if (busy) begin if (CPHA) spi_clk = CPOL ^ clk; else spi_clk = CPOL; end else begin spi_clk = CPOL; end end5.3 性能优化技巧
- 流水线设计：在高速应用中，可将移位操作分为两级流水
- 状态机优化：使用独热码编码状态机提高时序性能
- 资源共享：多个SPI设备可共享移位逻辑，时分复用
6. 常见问题排查
在实际部署中可能会遇到以下问题：
问题1：数据错位
- 检查时钟极性和相位配置
- 确认主从设备使用相同的位序（MSB/LSB first）
问题2：时序违例
- 添加适当的时钟约束
- 在关键路径插入寄存器
问题3：毛刺干扰
- 在输出端口添加消抖逻辑
- 使用同步复位避免亚稳态
// 输出消抖示例 reg clean_serial_out; always @(posedge clk) begin if (serial_out == 1'b0) clean_serial_out <= 0; else clean_serial_out <= 1; end在最近的一个物联网设备项目中，我们使用这种PISO设计实现了与多个传感器的通信。最初遇到数据错位问题，通过添加详细的仿真测试和实际示波器测量，最终定位到是时钟相位配置不一致导致的。修正后系统稳定运行，证明了这种方法的可靠性。