vivado常见错误（Synth 8-6090）
[Synth 8-6090] variable 'n_state_fifo_poll' is written by both blocking and non-blocking assignments, entire logic could be removed ["D:/xianyv/007_18_1/ad7606_parallel2usb/ad7606_parallel2usb.srcs/sources_1/new/USB30_streamIN.v":104]
核心问题
同一个变量n_state_fifo_poll：
- 一行用了
=阻塞赋值 - 另一行用了
<=非阻塞赋值
Verilog 语法严格禁止！FPGA 综合工具无法识别这种矛盾逻辑，直接删除这段电路 → 你的状态机直接失效！