用FPGA做个篮球计分器，从模块拆分到调试避坑的全过程记录

FPGA篮球计分器开发实战：从需求分析到调试优化的完整指南

第一次用FPGA做篮球计分器时，我盯着开发板上乱跳的数码管显示，手指悬在复位键上方迟迟不敢按下——那个本该显示"12:34"的比分，此刻正在"89:FF"和"00:7A"之间疯狂切换。这场景让我想起大学篮球赛记分牌被熊孩子乱按的噩梦。作为FPGA初学者，我原以为只要把Verilog语法学透就能轻松完成项目，现实却给了我一记漂亮的技术犯规。

1. 项目规划与架构设计

1.1 需求拆解与功能定义

篮球计分器看似简单，实际需要考虑的细节远超预期。经过三次需求迭代，我最终确定了这些核心功能点：

• 基础计分功能

  • 支持1/2/3分按键输入
  • 双队独立计分（红队/蓝队）
  • 总分两位数显示（00-99）

• 状态显示系统

  • 领先队伍指示灯
  • 犯规类型三色LED提示
  • 啦啦队流水灯效果

• 辅助功能模块

  • 按键消抖处理
  • 数码管动态扫描
  • 时钟分频管理

实际开发中，最容易被忽视的是状态切换逻辑。比如当SW1/SW2拨码开关组合为"11"时，系统应该自动比较两队分数并显示领先方，这个判断逻辑需要放在哪个时钟域？最初我将它放在50MHz主时钟域，结果导致比较结果不稳定。

1.2 模块化设计策略

采用自顶向下的设计方法，我将系统划分为这几个关键模块：

重要经验：在绘制模块框图时，务必标注清楚各模块的时钟域。跨时钟域信号（如从Debounce到Score_Core的key_stable）需要同步处理，这是后续许多诡异问题的根源。

2. 关键模块实现细节

2.1 分数计算模块的Verilog实现

Score_Core是整个系统的核心，其状态转换逻辑最为复杂。以下是经过优化的关键代码片段：

always @(posedge clk_500hz or negedge rst_n) begin if (!rst_n) begin score_r <= 8'h00; score_b <= 8'h00; end else begin case ({sw1, sw2}) 2'b00: {score_r, score_b} <= {8'h00, 8'h00}; // Reset 2'b10: if (key_done) update_score(score_r); // Red team 2'b01: if (key_done) update_score(score_b); // Blue team 2'b11: ; // Show leading team, no score update endcase end end task update_score; inout [7:0] score; begin case (key_value) 3'b001: score <= add_with_carry(score, 1); // +1 3'b010: score <= add_with_carry(score, 2); // +2 3'b100: score <= add_with_carry(score, 3); // +3 endcase end endtask

这段代码解决了原始版本中的几个关键问题：

1. 使用task封装分数更新逻辑，避免代码重复
2. 采用明确的时钟使能控制（key_done）
3. 十进制进位处理隐藏在add_with_carry函数中

调试心得：最初直接将按键信号接入计分逻辑，导致单次按键可能触发多次计分。通过添加key_done使能信号，确保每次按键只响应一次。

2.2 按键消抖的工程实践

机械按键的抖动问题在FPGA设计中尤为突出，因为纳秒级的抖动在50MHz时钟下会被放大。我的消抖模块经历了三次迭代：

1. 基础延时法：简单延时20ms后采样

   • 问题：阻塞式延时浪费时钟周期

   // 不推荐实现 always @(posedge clk) begin if (key_in) begin #20_000_000; // 20ms延时 if (key_in) key_out <= 1; end end

2. 状态机实现：用计数器实现非阻塞检测

   • 改进：精确控制采样时机

   parameter DEBOUNCE_TIME = 1_000_000; // 20ms @50MHz reg [19:0] counter; reg key_reg; always @(posedge clk) begin if (key_in != key_reg) begin counter <= 0; key_reg <= key_in; end else if (counter < DEBOUNCE_TIME) begin counter <= counter + 1; end else begin key_out <= key_reg; end end

3. 多级滤波：结合边沿检测和窗口采样

   • 最优：抗干扰能力最强，资源占用适中

   reg [2:0] key_sync; always @(posedge clk) key_sync <= {key_sync[1:0], key_in}; wire key_rising = (key_sync[2:1] == 2'b01); wire key_stable = (key_sync == 3'b000 || key_sync == 3'b111); always @(posedge clk) begin if (key_rising) begin if (stable_counter == STABLE_MAX) key_out <= 1; else stable_counter <= stable_counter + 1; end else if (!key_stable) begin stable_counter <= 0; end end

实际测试发现，第三种方案在应对快速连续按键时表现最佳，最终采用该方案并参数化为可配置模块。

3. 系统集成与调试技巧

3.1 时钟域交叉处理

项目中存在多个时钟域（50MHz主时钟、500Hz计分时钟、1kHz扫描时钟等），最初直接使用多级触发器处理跨时钟域信号，导致随机性错误。最终采用以下方案：

1. 脉冲同步器：用于按键信号传递

   module pulse_sync ( input src_clk, input dst_clk, input pulse_in, output pulse_out ); reg [2:0] sync_chain; always @(posedge dst_clk) sync_chain <= {sync_chain[1:0], pulse_in}; assign pulse_out = sync_chain[1] & ~sync_chain[2]; endmodule

2. 异步FIFO：用于分数数据传递

   • 当需要从500Hz域向1kHz扫描域传递完整分数数据时
   • 使用双端口RAM实现的小型FIFO

3. 时钟使能：替代时钟分频

   // 500Hz时钟使能生成 reg [16:0] counter; wire en_500hz = (counter == 99_999); always @(posedge clk_50m) begin if (en_500hz) counter <= 0; else counter <= counter + 1; end

3.2 Quartus常见错误解析

在集成过程中遇到的典型错误及解决方案：

Error 10159: "scorer" is not a task or void function

• 原因：模块例化时端口连接语法错误
• 修复：

  // 错误写法 scorer(sw1, sw2, ...); // 正确写法 scorer u_scorer ( .sw1(sw1), .sw2(sw2), ... );

Error 10200: Incomplete loop structure

• 场景：在组合逻辑中使用了不完全的条件判断
• 错误示例：

  always @(posedge clk) begin if (sw) led <= pattern1; // 缺少else导致锁存器生成 end

• 修正方案：

  always @(posedge clk) begin if (sw) led <= pattern1; else led <= pattern2; end

Warning 332060: Clock skew detected

• 对策：在Assignment Editor中设置时钟约束

  set_clock_groups -asynchronous -group {clk_50m} -group {clk_1k}

4. 性能优化与功能扩展

4.1 资源利用率优化

在Cyclone IV EP4CE6上，初始设计占用情况：

通过以下手段优化后，逻辑单元使用降低到1,587（25%）：

1. 资源共享：将三个独立的按键消抖模块合并为可配置模块
2. 状态编码：用One-Hot编码改为二进制编码
3. 时钟门控：对非关键路径使用时钟使能

4.2 实用扩展功能

基础功能稳定后，可以添加这些增强特性：

1. 24秒进攻计时器

   module shot_clock ( input clk, input reset, input start, output [4:0] seconds, output violation ); reg [23:0] counter; always @(posedge clk) begin if (reset) counter <= 24'd0; else if (start) counter <= (counter == 24'd1199999) ? 0 : counter + 1; end assign seconds = 24 - (counter / 50000); assign violation = (seconds == 0); endmodule

2. 比赛阶段指示器

   • 用两位数码管显示比赛节次（Q1-Q4, OT）
   • 每节结束时自动鸣笛提示

3. 数据持久化

   • 利用FPGA配置存储器保存历史比分
   • 上电时恢复最近比赛状态

4.3 测试验证策略

建立完整的测试方案至关重要：

1. 单元测试：每个模块配套Testbench

   initial begin // 测试用例1：正常计分 sw1 = 1; sw2 = 0; // 红队模式 key1 = 0; #20; key1 = 1; // 模拟按键 #1000; // 等待计分完成 if (score_r != 8'h01) $error("+1分测试失败"); // 测试用例2：分数清零 sw1 = 0; sw2 = 0; #100; if (score_r != 8'h00) $error("清零测试失败"); end

2. 集成测试：系统级功能验证

   • 使用ModelSim进行时序仿真
   • 重点验证跨时钟域场景

3. 硬件测试：

   • 编写自动化测试脚本
   • 通过UART接口回传测试结果

在项目收尾阶段，这些测试用例帮助我发现了三个潜在问题：按键竞争条件、数码管刷新不同步、以及复位信号毛刺。