28.【RTL_Synthesis】Timing Closure Techniques（时序收敛技术）

🔧 时序收敛技术：从违例到胜利的“修复艺术”

前面我们已经学会了运行时序分析，在多角下看到了很多“红色的负余量”（slack < 0）。这些负数就像体检报告上的红色箭头，告诉我们：设计在目标频率下跑不起来。现在，是时候动手修复这些问题了。

时序收敛不是玄学，而是一套系统的方法论。就像修理一辆跑不快的车：你先找出哪里慢（关键路径），然后针对性地换零件（缓冲器、大驱动单元）、改结构（流水线、重定时），最后再调校参数（约束）。每一步都讲究权衡——速度、面积、功耗、延迟，你要找到那个最佳的平衡点。

这一讲，我们就来学习专业工程师常用的时序优化技术，把你的设计从“勉强通过”变成“稳健可靠”。

1. 识别关键路径：知己知彼

关键路径就是设计中延迟最长的那些路径。它们决定了你的芯片能跑多快。修复时序，首先要找到这些“罪魁祸首”。

1.1 怎么找？

用 OpenSTA 报告最差的路径：

# 报告最差的 20 条建立时间路径（包括正余量，以便看清趋势） report_checks -path_delay max -path_count 20 -slack_max 0.5

然后分析这些路径有没有共同点：

• 是不是都从同一个触发器出发？→ 可能该信号扇出太大。
• 是不是都到达同一个触发器？→ 该触发器负载太重。
• 是不是都经过同一个模块（比如乘法器）？→ 架构瓶颈。

1.2 分类整理

把违规路径按类型分组，比如：

优先级：先修那些影响大、重复出现的问题。比如乘法器占了大多数且违规最严重，就先优化乘法器。往往修好架构瓶颈后，其他小违规也会自动消失。

2. 缓冲器插入：给信号“加力”或“延迟”

2.1 什么时候用缓冲器？

• 高扇出：一个信号驱动太多负载，导致驱动门变慢 → 用缓冲器树将扇出分散。
• 长线：物理设计中信号走线太长，RC 延迟大 → 每隔一段距离插一个缓冲器（中继）。
• 保持时间违规：路径太快，数据到得太早 → 插入缓冲器增加延迟。

2.2 高扇出修复示例

修复前：一个 INV_X1 驱动 50 个触发器的时钟使能端。负载很大，延迟 0.85ns。

修复后：

driver → buf1 → [25 loads] ↘ buf2 → [25 loads]

现在 driver 只驱动 2 个缓冲器，负载小，延迟降到 0.32ns；再加两级缓冲器本身延迟 0.15ns，总延迟 0.47ns，快了 0.38ns。

2.3 保持时间修复示例

修复前：FF1 直连 FF2，路径延迟 0.05ns，但 FF2 需要保持时间 0.08ns → 违规 -0.03ns。

修复后：插入两个反相器串联（或专用延迟单元），每个增加约 50ps，总延迟 0.15ns → 满足保持时间。

2.4 缓冲器选择

• 小缓冲器（BUF_X1）：延迟小（50ps），驱动弱，适合增加少量延迟。
• 大缓冲器（BUF_X8）：延迟小（25ps），驱动强，适合高扇出。
• 在建立时间关键路径上，要用小缓冲器，因为大缓冲器虽然快，但会增大输入电容，反而拖累前一级。

注意：缓冲器加多了会收益递减。加 2~3 级改善明显，再往后改善很小，面积功耗却大增。

3. 门尺寸调整：给单元“增肌”或“减肥”

3.1 尺寸与性能的关系

• 大尺寸（X4, X8）：驱动能力强，速度快，但面积大、功耗大。
• 小尺寸（X1, X2）：驱动弱，速度慢，但面积小、功耗小。

3.2 什么时候升级尺寸？

• 关键路径上的小单元（X1） → 升级到 X2 或 X4。
• 高扇出驱动器 → 升级到更大尺寸，一次提升影响很多路径。
• 靠近路径末端的单元 → 升级效果最明显（因为前面的延迟已经累加）。

3.3 升级示例

某关键路径上有 4 个反相器，原为 INV_X1。经过分析，把第 1、3 个反相器升级为 INV_X2，第 4 个升级为 INV_X2，得到：

原来 slack = -0.05ns，现在 slack = +0.05ns，满足时序。面积增加约 6μm²，可接受。

3.4 什么时候不升级？

• 非关键路径（浪费面积）。
• 已经是大尺寸（X8, X16）再升级收益很小。
• 路径起始点（升级可能被后续逻辑抵消）。

4. 寄存器重定时：搬动触发器平衡流水级

4.1 什么是重定时？

重定时是在不改变总延迟（周期数）的前提下，移动寄存器穿过组合逻辑，让各阶段的延迟更均衡。

原理：把逻辑从延迟大的阶段“借”到延迟小的阶段，但保持输入到输出的总周期数不变。

4.2 重定时示例

原始三阶段流水线：

Stage1: reg1 → [fast logic: 1.5ns] → reg2 Stage2: reg2 → [slow logic: 4.5ns] → reg3 Stage3: reg3 → [fast logic: 1.8ns] → reg4

时钟周期受限于最慢的 4.5ns，只能跑 222MHz。

重定时后（移动寄存器）：

Stage1: reg1 → [logic: 2.8ns] → reg2_new Stage2: reg2_new → [logic: 2.6ns] → reg3_new Stage3: reg3_new → [logic: 2.4ns] → reg4

周期降为 2.8ns，频率提升到 357MHz，提升 60%。

总延迟仍然是 3 个周期，但每级平衡了。

4.3 重定时的限制

• 不能穿过控制逻辑（如if (enable)），会改变功能。
• I/O 寄存器不能移动（接口时序固定）。
• 反馈回路（环路）重定时复杂，易出错。

4.4 手动重定时 vs 工具自动

手动：修改 RTL，添加或删除寄存器。
自动：某些综合工具（如 Design Compiler）支持compile -retime，自动分析并移动寄存器。

5. 流水线插入：增加吞吐量（但增加延迟）

5.1 流水线与重定时的区别

• 重定时：移动已有寄存器，延迟不变。
• 流水线：插入新寄存器，延迟增加，但吞吐量（每周期处理一个数据）可保持不变。

5.2 什么时候用流水线？

• 组合逻辑路径太长，无法通过尺寸调整和重定时解决。
• 需要极高吞吐量（如 1GHz 以上）。
• 可以接受额外延迟（如数据流处理，不在乎多几个周期）。

5.3 流水线示例：32 位乘法器

原始单周期乘法器：延迟 5.2ns，周期 5.2ns → 192MHz。

拆成三级流水线：

Stage1: 部分积生成（1.8ns） Stage2: 部分积累加（1.6ns） Stage3: 最终加法（1.5ns）

周期变为 1.8ns → 频率 556MHz（提升 2.9 倍），但延迟从 1 周期变为 3 周期。

权衡：速度大幅提升，但代价是面积（多了两级寄存器）和延迟增加。

5.4 流水线注意事项

• 各级平衡：每级延迟尽量相等，否则最慢一级仍是瓶颈。
• 寄存器开销：触发器本身有 setup 和 clock-to-Q 延迟，太细的流水线（<0.5ns）收益不大。
• 控制逻辑：如果数据通路有反馈（如累加器），流水线可能改变行为，需小心。

6. 约束精炼：别让工具“太悲观”或“太乐观”

有时违规不是设计真的慢，而是你的约束过于严苛（或遗漏了例外）。精炼约束是性价比最高的修复方式。

6.1 时钟不确定性

过大的不确定性会让工具浪费大量时间优化，实际芯片根本没那么差。

# 太悲观 set_clock_uncertainty 0.5 [all_clocks] # 根据时钟源调整 # 高质量 PLL：50-100ps # 中等晶振：100-200ps # 低质量 RC 振荡器：200-500ps set_clock_uncertainty -setup 0.15 [get_clocks sys_clk] set_clock_uncertainty -hold 0.08 [get_clocks sys_clk]

6.2 输入/输出延迟

检查外部器件数据手册，确保输入延迟是实际的最大值，输出延迟是外部器件要求的建立时间，不要随意放大。

6.3 添加伪路径和多周期路径

• 伪路径：异步时钟域之间（已用同步器）、复位、测试模式、只初始化一次的配置寄存器 → 用set_false_path告诉工具不用分析。
• 多周期路径：除法器、慢速外设、由使能控制的慢速更新路径 → 用set_multicycle_path放松时序要求。

例子：一个 16 周期除法器，不加多周期约束时工具会认为数据必须 1 周期稳定，产生大量违例。加了多周期约束后，这些违例消失。

set_multicycle_path 16 -setup \ -from [get_pins divider/*] \ -to [get_pins quotient_reg*/D] set_multicycle_path 15 -hold \ -from [get_pins divider/*] \ -to [get_pins quotient_reg*/D]

6.4 约束精炼的威力

某设计原先 87 条建立时间违规，最差 -0.42ns。精炼约束后（减少不确定性、加伪路径、优化 I/O 延迟），违规降为 12 条，最差 -0.08ns。一个数字没改，只是把约束写得合理，就解决了大部分问题。

7. 系统的时序收敛流程

时序收敛不是一次性的，而是分析 → 修复 → 再分析的迭代过程。

7.1 步骤

1. 分析：跑全角时序，列出所有违规路径，按类型分组。
2. 优先级排序：
   • 先修架构瓶颈（乘法器、除法器、大扇出）
   • 再修局部组合逻辑（尺寸调整、缓冲器）
   • 最后精炼约束、加伪路径
3. 应用修复：改 RTL、重跑综合、手动加缓冲器（或让综合工具自动优化）。
4. 重新分析：确认违规减少，且没有引入新违规。
5. 迭代：重复直到所有违规消除，且留有余量（setup > 100ps，hold > 50ps）。

7.2 迭代示例

达到时序收敛！

8. 总结：把“红色”变成“绿色”的艺术

时序收敛是芯片设计中最考验功底的环节之一。它要求你：

• 会看报告：从几千条路径中找出真正的瓶颈。
• 懂权衡：知道什么时候该加流水线（面积换速度），什么时候该加缓冲器（延迟换保持）。
• 会精炼约束：不让工具做无谓的优化，也不让设计漏掉真实的限制。
• 有耐心：迭代，迭代，再迭代。

当你把所有的负 slack 都变成正数，并且留出合理的余量，你就可以自信地说：我的设计，可以流片了。

接下来，我们将进入最后一步：物理设计。但在那之前，请反复练习这些时序优化技术。它们将是你未来职业生涯中最锋利的工具。