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APB总线实战：在FPGA上搭建一个简易SoC，用APB配置PWM和外设（Vivado工程分享）

news 2026/6/2 10:56:00

APB总线实战：在FPGA上搭建一个简易SoC，用APB配置PWM和外设（Vivado工程分享）

在嵌入式系统设计中，总线架构的选择直接影响着系统的性能和可扩展性。AMBA APB（Advanced Peripheral Bus）作为ARM公司推出的低功耗、低带宽总线协议，特别适合用于配置寄存器和控制低速外设。本文将带您从零开始，在Xilinx Vivado平台上构建一个基于APB总线的简易SoC系统，实现PWM控制器和GPIO模块的集成与控制。

1. 系统架构设计与规划

一个典型的APB总线系统包含三个核心组件：主设备（Master）、从设备（Slave）和互联结构。在我们的设计中，将采用以下架构：

主设备：使用ARM Cortex-M0软核处理器作为APB Master
从设备：
- PWM控制器（0x40000000 - 0x4000FFFF）
- GPIO模块（0x40010000 - 0x4001FFFF）
- UART控制器（0x40020000 - 0x4002FFFF）
系统时钟：50MHz主时钟，APB总线同步时钟

地址映射表如下：

外设模块	基地址	地址范围	功能描述
PWM	0x40000000	64KB	脉冲宽度调制控制器
GPIO	0x40010000	64KB	通用输入输出接口
UART	0x40020000	64KB	串行通信接口

2. Vivado工程创建与IP集成

首先在Vivado中创建新工程，选择对应的FPGA器件（如Artix-7 xc7a35t）。然后按照以下步骤进行IP集成：

# 创建新工程 create_project apb_soc ./apb_soc -part xc7a35tftg256-1 # 添加Cortex-M0处理器IP create_ip -name cortexm0ds -vendor arm.com -library processor -version 1.0 -module_name cortexm0_0

PWM控制器的APB接口设计要点：

module pwm_apb #( parameter ADDR_WIDTH = 16, parameter DATA_WIDTH = 32 )( // APB接口信号 input pclk, input presetn, input [ADDR_WIDTH-1:0] paddr, input psel, input penable, input pwrite, input [DATA_WIDTH-1:0] pwdata, output [DATA_WIDTH-1:0] prdata, output pready, // PWM输出信号 output pwm_out ); // 寄存器定义 reg [31:0] period_reg; reg [31:0] duty_reg; reg [1:0] ctrl_reg; // APB状态机 typedef enum {IDLE, SETUP, ACCESS} apb_state_t; apb_state_t current_state, next_state; // PWM生成逻辑 always @(posedge pclk or negedge presetn) begin if (!presetn) begin // 复位逻辑 end else begin // PWM波形生成 end end // APB接口逻辑 always @(posedge pclk or negedge presetn) begin if (!presetn) begin // 复位逻辑 end else begin case(current_state) SETUP: begin if (psel && !penable) begin // 准备阶段 end end ACCESS: begin if (psel && penable) begin if (pwrite) begin // 写操作 case(paddr[15:0]) 16'h0000: period_reg <= pwdata; 16'h0004: duty_reg <= pwdata; 16'h0008: ctrl_reg <= pwdata[1:0]; endcase end else begin // 读操作 case(paddr[15:0]) 16'h0000: prdata <= period_reg; 16'h0004: prdata <= duty_reg; 16'h0008: prdata <= {30'b0, ctrl_reg}; endcase end end end endcase end end assign pready = (current_state == ACCESS); assign pwm_out = ...; // PWM输出逻辑 endmodule

3. APB总线互联与地址解码

在Vivado中使用AXI Interconnect IP来自动生成APB互联结构，或者手动实现地址解码器：

module apb_decoder ( input [31:0] paddr, output psel_pwm, output psel_gpio, output psel_uart ); assign psel_pwm = (paddr[31:16] == 16'h4000); assign psel_gpio = (paddr[31:16] == 16'h4001); assign psel_uart = (paddr[31:16] == 16'h4002); endmodule

总线时序验证要点：

写操作时序：
- 主设备在SETUP阶段置位PSELx，设置PADDR、PWRITE=1和PWDATA
- 在ACCESS阶段置位PENABLE，保持其他信号稳定
- 从设备在ACCESS阶段检测到PSELx和PENABLE为高时，采样数据并置位PREADY
读操作时序：
- 主设备在SETUP阶段置位PSELx，设置PADDR和PWRITE=0
- 在ACCESS阶段置位PENABLE
- 从设备在ACCESS阶段返回PRDATA并置位PREADY

注意：APB协议要求所有信号在PENABLE为高时必须保持稳定，直到PREADY为高。

4. 系统验证与调试技巧

完成硬件设计后，需要验证APB总线的正确性和外设功能。推荐采用以下验证流程：

寄存器读写测试：

// 测试PWM周期寄存器读写 uint32_t test_value = 0x12345678; *(volatile uint32_t *)0x40000000 = test_value; // 写操作 uint32_t read_back = *(volatile uint32_t *)0x40000000; // 读操作 if (read_back != test_value) { // 错误处理 }

PWM波形验证：
- 使用逻辑分析仪或示波器观察PWM输出
- 修改占空比寄存器，验证波形变化
GPIO功能测试：

// 配置GPIO为输出 *(volatile uint32_t *)0x40010008 = 0x00000001; // 方向寄存器 *(volatile uint32_t *)0x40010000 = 0x00000001; // 数据寄存器

调试中常见问题及解决方案：

问题现象	可能原因	解决方法
读回数据全为0	地址解码错误	检查PSEL信号生成逻辑
PREADY始终为低	从设备状态机卡死	仿真查看从设备状态机
写操作不生效	寄存器复位值不正确	检查寄存器复位逻辑
不同外设间干扰	地址映射重叠	重新规划地址空间

在工程实践中，我发现在Vivado中使用System ILA核进行实时调试非常有效。以下是一个典型的ILA配置示例：

# 创建ILA核 create_debug_core ila_apb ila set_property C_DATA_DEPTH 1024 [get_debug_cores ila_apb] set_property C_TRIGIN_EN false [get_debug_cores ila_apb] # 添加APB信号探针 set_property port_width 1 [get_debug_ports ila_apb/clk] set_property port_width 32 [get_debug_ports ila_apb/probe0] set_property PROBE_TYPE DATA_AND_TRIGGER [get_debug_ports ila_apb/*] connect_debug_port ila_apb/clk [get_nets pclk] connect_debug_port ila_apb/probe0 [get_nets {paddr[31:0]}] # 添加更多探针...

通过这个完整的APB SoC设计流程，我们不仅实现了基本的总线通信功能，还构建了一个可扩展的外设框架。在实际项目中，可以根据需要添加更多APB从设备，如定时器、SPI控制器等，只需遵循相同的接口规范即可。

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http://www.jsqmd.com/news/622546/