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从零上手Quartus II 13.0：一个完整Verilog项目的创建、仿真与实现

news 2026/6/13 19:06:44

1. 环境准备与项目规划

第一次接触FPGA开发的朋友可能会被一堆专业术语吓到，但其实只要跟着步骤操作，很快就能上手。我刚开始用Quartus II 13.0时也犯过不少错误，后来发现合理的项目规划能避免90%的麻烦。这里以至芯科技ZX-1开发板（Cyclone IV E芯片）为例，带大家从零开始搭建一个简单的与门项目。

建议在开始前先准备好这些：

安装好的Quartus II 13.0软件（建议默认路径安装）
ModelSim-Altera仿真工具（安装时记得勾选）
开发板配套的USB-Blaster驱动
一个清爽的工作目录

我习惯在D盘创建FPGA_Projects总文件夹，里面按日期建立子文件夹。比如今天的项目就放在D:\FPGA_Projects\20230820_and_gate。这个路径要注意两点：绝对不要用中文，不要有空格。有些新手喜欢用"我的项目"这样的文件夹名，后期仿真时会出现各种奇怪错误。

2. 创建Quartus II工程

打开软件后别急着新建文件，我们先做件重要的事——建立规范的目录结构。在刚才创建的日期文件夹里，手动新建四个子文件夹：

doc：存放设计文档、引脚分配表等
prj：存放Quartus工程文件(.qpf)
sim：仿真相关文件
src：Verilog源代码

这个习惯是我踩过几次坑后养成的。有次项目文件散落在各处，更新版本时差点把旧代码覆盖了。现在每次新建工程都坚持这个结构，找文件特别方便。

点击菜单栏的File > New Project Wizard，会看到五个配置页面：

工程路径：定位到刚才建的prj文件夹，工程名填and_gate（注意命名规范：小写字母+下划线）
添加已有文件：跳过这步（我们还没写代码）
芯片选型：Family选Cyclone IV E，具体型号选EP4CE6E22C8（这是ZX-1开发板的芯片）
仿真设置：把Tool Name改为ModelSim-Altera，Format选Verilog HDL
总结页：直接点Finish

有个细节要注意：工程名称必须和顶层模块名一致。比如我们之后要写个and_gate模块，这里工程名就得用and_gate。我第一次用的时候没注意这个规则，仿真时一直报错。

3. 编写Verilog代码

现在可以创建源文件了。按Ctrl+N选择Verilog HDL File，会打开一个空白编辑器。先别急着写代码，记得先保存文件到src文件夹，文件名建议和模块名相同（如and_gate.v）。

一个基础的与门模块代码长这样：

module and_gate( input a, input b, output y ); assign y = a & b; endmodule

保存后需要设置顶层模块：在Project Navigator里右键and_gate.v，选择Set as Top-Level Entity。很多新手会漏掉这一步，导致后续编译失败。

这里分享一个实用技巧：在代码开头添加如下注释模板，后期维护会轻松很多：

// 文件名：and_gate.v // 功能：2输入与门 // 作者：你的名字 // 版本：v1.0 // 日期：2023-08-20

4. 功能仿真验证

写好的代码需要先用ModelSim验证功能是否正确。在Quartus中点击Tools > Run Simulation Tool > RTL Simulation会自动启动ModelSim，但第一次使用需要配置：

点击Assignments > Settings
在左侧选择EDA Tool Settings > Simulation
确认Tool name是ModelSim-Altera
在NativeLink settings里勾选Compile test bench
点击Test Benches...新建测试文件

测试文件要放在sim文件夹里，例如and_gate_tb.v：

`timescale 1ns/1ns module and_gate_tb; reg a, b; wire y; and_gate uut (.a(a), .b(b), .y(y)); initial begin a=0; b=0; #10; a=0; b=1; #10; a=1; b=0; #10; a=1; b=1; #10; $stop; end endmodule

仿真时我习惯把波形窗口的栅格设为10ns，这样能清晰看到四个测试组合。如果一切正常，你会看到y只在a和b都为1时输出高电平。