从RTL到ATPG：手把手带你走一遍Tessent Shell的Flat Design DFT完整流程（含避坑点）
从RTL到ATPG：Tessent Shell Flat Design DFT全流程实战指南
在芯片设计领域，测试设计(DFT)正变得越来越关键。随着工艺节点不断演进，芯片复杂度呈指数级增长，传统的人工测试方法已无法满足现代SoC的测试需求。Mentor Graphics（现Siemens EDA）的Tessent Shell工具链提供了一套完整的自动化DFT解决方案，特别适合处理包含数百万门级电路的Flat Design场景。本文将带你完整走通从RTL到ATPG生成的整个流程，分享在实际项目中积累的关键操作技巧和常见问题解决方法。
1. 环境准备与设计加载
开始DFT流程前，需要确保环境配置正确。Tessent Shell对设计文件和库文件有特定要求，不满足这些前提条件会导致后续流程失败。
必备文件清单：
- RTL设计文件（Verilog/VHDL）
- 标准单元库（含时序信息）
- 内存编译器生成的Memory库
- I/O pad库（如果设计包含pad）
- Tessent Cell Library（用于特殊单元）
加载设计时最常见的错误是库文件缺失或版本不匹配。建议使用以下命令检查库加载情况：
report_cell_library -summary注意：Tessent Shell对文件路径中的空格和特殊字符敏感，建议使用纯英文路径。
设计加载关键步骤：
- 设置工作目录和TSDB路径：
set_tsdb_output_directory ./tsdb_flat_dft- 读取标准单元库：
read_cell_library -format liberty std_cells.lib- 加载RTL设计：
read_verilog -top top_module design.v set_current_design top_module首次加载后，建议运行基础DRC检查：
check_design_rules -pre_dft实际项目中遇到过因未设置-top导致工具无法识别设计层次的情况，错误信息往往不明显，需要特别注意。
2. 第一轮DFT插入：MBIST与Boundary Scan
Flat Design的DFT插入采用两轮流程(two-pass insertion)，首轮主要处理Memory BIST和Boundary Scan。这种分阶段方法能更准确地估算扫描单元数量，为后续EDT设计提供依据。
MBIST插入关键配置：
set_context -design_id rtl1 set_dft_specification_requirements \ -memory_test auto \ -boundary_scan on \ -ijtag_network fullMBIST时钟配置需要特别注意：
- 功能时钟用于MBIST操作
- 测试时钟(TCK)用于IJTAG网络
- 异步时钟域需要特殊处理
Boundary Scan插入技巧：
- 使用
max_segment_length_for_logictest控制链长度 - 通过
add_auxiliary_ports添加辅助I/O - 引脚共享配置示例：
add_boundary_scan_elements \ -shared_input_ports {clk, reset} \ -shared_output_ports {data_out[31:0]}常见问题排查：
MBIST控制器无法识别所有内存实例
- 检查memory库是否包含测试模型
- 确认RTL中内存实例化名称一致
Boundary Scan链DRC违例
- 使用
analyze_drc_violation定位问题 - 常见原因是pad单元未正确实例化
- 使用
完成插入后生成验证pattern：
create_test_protocol write_patterns -format verilog mbist_bsd3. 第二轮DFT插入：EDT与LBIST配置
第二轮插入在首轮基础上增加EDT(Embedded Deterministic Test)和LBIST(Logic BIST)结构，这是扫描测试的核心部分。
关键差异点：
- 必须使用新的design_id(推荐rtl2)
- 需要复用首轮的TSDB目录
- 必须定义DFT控制信号
EDT配置最佳实践：
set_context -design_id rtl2 add_dft_signals -type ScanEnable -hookup pin -port scan_en add_dft_signals -type TestClock -hookup pin -port tck -period 100建议：EDT通道数根据设计规模选择，通常每1M门配置1个通道
LBIST特殊配置：
set_dft_specification_requirements \ -lbist_controller auto \ -clock_controller occOCC(On-Chip Clocking)配置示例：
add_dft_clock_controller \ -name sys_occ \ -functional_clock clk \ -clock_divider 2 \ -fast_clock fast_clk在28nm项目中，曾因未正确定义OCC导致transition测试覆盖率不足30%，添加-fast_clock后提升至98%。
DRC检查要点：
- 时钟域交叉检查
- 异步复位处理
- 时钟门控识别
使用以下命令生成硬件：
process_dft_specification -verbose extract_icl -verify4. 综合与扫描链插入
完成两轮DFT插入后，需要进行逻辑综合将RTL转换为门级网表。Tessent Shell支持与主流综合工具的协同流程。
综合准备步骤：
- 生成综合脚本：
write_design_import_script -format dc_shell -output synth.tcl- 添加时序约束：
write_sdc -output constraints.sdc扫描链插入关键参数：
| 参数 | 推荐值 | 说明 |
|---|---|---|
| -max_length | 500 | 单条扫描链最大长度 |
| -clock_domains | 按实际 | 多时钟域配置 |
| -balance | true | 链长度平衡 |
| -reorder | false | 禁用自动重排序 |
扫描链插入命令示例：
set_context -design_id gate add_scan_mode edt_mode \ -scan_chain_count 16 \ -clock_mixing same \ -insert_taps true insert_test_logic常见问题处理：
- 扫描链stitch失败：检查EDT端口连接
- 时序违例：调整扫描链长度或添加缓冲
- 时钟域交叉：确认clock_mixing设置
5. ATPG模式生成与验证
ATPG(Automatic Test Pattern Generation)是DFT流程的最后阶段，生成用于生产测试的故障检测向量。
ATPG流程配置：
import_scan_mode edt_mode set_current_mode full_scan -type unwrapped create_patterns -algorithm adaptive故障模型对比：
| 模型 | 检测缺陷 | 向量数量 | 覆盖率 |
|---|---|---|---|
| Stuck-at | 固定故障 | 中等 | 95-99% |
| Transition | 时序缺陷 | 较多 | 85-95% |
| Path Delay | 关键路径 | 较少 | 70-85% |
LBIST验证关键步骤：
read_fault_list -format tcd lbist_faults.tcd simulate_faults -pattern lbist -metric coverage report_fault_coverage -detailed经验分享：在40nm项目中，LBIST初始覆盖率仅82%，通过优化X-masking策略提升至93%
Pattern输出选项：
write_patterns -format stil -output atpg.stil write_patterns -format verilog -output atpg.v write_tsdb_data -all -output dft_data.tsdb6. 实战中的避坑指南
根据多个项目经验，总结以下常见问题及解决方案：
TSDB管理问题：
- 现象：跨流程数据丢失
- 原因：design_id不一致或TSDB路径错误
- 解决：统一使用相对路径，记录design_id对应关系
DRC违例调试技巧：
- 使用Visualizer图形化查看违例
analyze_drc_violation -gui- 重点关注DFT_C类时钟规则违例
- 异步复位信号必须添加测试控制
性能优化建议：
- 大型设计采用分布式处理：
set_distributed_processing -enable -workers 8- 内存优化配置：
set_memory_usage -high_water_mark 80%ECO处理流程：
- 保存变更前TSDB数据
- 使用增量模式重新运行受影响步骤
process_dft_specification -incremental- 验证变更影响范围
在7nm项目中，后期RTL变更导致需要重新进行DFT插入，通过ECO流程将处理时间从3天缩短至4小时。