教程】FPGA实现CIC抽值滤波器的Verilog仿真与Matlab Simulink仿真，配...
FPGA实现 CIC抽值滤波 滤波器 verilog 仿真和matlab simulink仿真 vivado ise quartus软件均可以，匹配滤波器系数生成等 含说明 doc，电子ZL售出不退，这个需要一定的数字信号处理知识和熟练操作相应软件，目前还做不到手把手的教，不太熟练的，发vivado工程，一键跑程序得出图1和图3所示
CIC滤波器在数字信号处理里属于那种上手快但细节坑多的东西，尤其做多速率系统的时候经常要用到。这玩意儿结构简单（积分器+梳状器），资源消耗低，特别适合FPGA实现。先放个三阶CIC的Verilog核心代码：
module cic_decimation #( parameter STAGES = 3, parameter WIDTH = 16 )( input clk, rst, input signed [WIDTH-1:0] din, output reg signed [WIDTH+STAGES*3-1:0] dout ); // 积分器链 reg signed [WIDTH+3*STAGES-1:0] intg [0:STAGES]; always @(posedge clk) begin if(rst) begin for(int i=0; i<=STAGES; i++) intg[i] <= 0; end else begin intg[0] <= din + intg[0]; for(int i=1; i<=STAGES; i++) intg[i] <= intg[i-1] + intg[i]; end end // 梳状器部分 reg signed [WIDTH+3*STAGES-1:0] comb [0:STAGES]; always @(posedge clk) begin if(rst) begin for(int i=0; i<=STAGES; i++) comb[i] <= 0; end else begin comb[0] <= intg[STAGES]; for(int i=1; i<=STAGES; i++) comb[i] <= comb[i-1] - $signed(comb[i-1] >>> i); end dout <= comb[STAGES]; end endmodule代码里有个容易踩坑的点——位宽扩展。积分环节每次累加都会导致数据位宽膨胀，如果没做足够的符号位扩展，仿真时就会出现数值溢出的鬼畜现象。比如输入16bit时，三阶CIC的输出位宽至少要扩展到16+3*3=25bit（这个经验公式实测有效）。
Matlab验证环节更刺激，用fdatool生成CIC补偿滤波器系数时，记得勾选"Normalize filter coefficients to avoid overflow"。有一次我忘记勾选，结果FPGA输出和Matlab差了两个数量级，debug到凌晨三点才发现问题出在这。
Simulink模型搭建有个骚操作：把CIC的差分方程拆开，用Unit Delay模块手动搭积分和梳状结构。这么搞虽然麻烦，但能清晰看到每个节点的数据变化。对比Vivado仿真波形时，记得把时间轴对齐到降采样后的时钟边沿，不然会看到数据错位的假象。
FPGA实现 CIC抽值滤波 滤波器 verilog 仿真和matlab simulink仿真 vivado ise quartus软件均可以，匹配滤波器系数生成等 含说明 doc，电子ZL售出不退，这个需要一定的数字信号处理知识和熟练操作相应软件，目前还做不到手把手的教，不太熟练的，发vivado工程，一键跑程序得出图1和图3所示
工程部署阶段，Vivado的COE文件生成脚本建议用python写：
import numpy as np coef = np.array([-1,3,-3,1]) # 三阶梳状器系数 with open('cic_coe.coe','w') as f: f.write('Radix=10;\nCoefficients='+','.join(map(str,coef)))比手动编辑可靠得多，特别是当阶数增加到5阶时，系数长度暴涨到几十个，手输绝对会错。
最后在Quartus里跑时序收敛，重点关注comb逻辑的路径延迟。遇到过最坑的情况是降采样时钟约束没设对，导致时序报告全是伪错误。这时候得在SDC里加上setmulticyclepath -hold 2，立马药到病除。
仿真结果比对别傻乎乎用肉眼盯波形，写个自动化脚本更靠谱：
set fpga_data [readcsv fpga_out.csv] set matlab_data [readcsv matlab_ref.csv] set diff [vecdiff $fpga_data $matlab_data] if {$diff > 1e-6} { puts "仿真翻车！最大误差值：[lindex $diff 0]" } else { puts "波形吻合，可以开瓶快乐水庆祝" }这脚本曾经帮我逮住过一个隐蔽的符号位错误，误差值刚好卡在0.999999的位置，肉眼根本看不出来。