II启动间隔概念

一、II概念说明

1.II 决定吞吐量，Latency 决定响应时间。
2.追求高吞吐则尽量降低 II（甚至为1），追求低延迟则设法减少 Latency（例如用组合逻辑或浅流水线）
3.扇出意味着一个信号要驱动很多个门或寄存器。在FPGA中，这会导致布线延迟增加、信号完整性下降、时钟偏差等问题。具体原理：高扇出导致负载电容大，信号上升/下降时间变长，从而增加路径延迟；同时布线资源竞争，可能导致长线或迂回布线，进一步增加延迟。时序收敛要求所有路径的延迟小于时钟周期。高扇出路径容易成为关键路径，限制时钟频率。此外，高扇出还会导致信号转换时间变慢，增加功耗和串扰。所以被称为“杀手”。需要详细分析。
4.pipeline流水线化设计，是可以提高设计的吞吐量，也就是II，但是这个会加大Latecncy
5.II，也就是吞吐量的指标，关于II和Latency可以用马路或者高速公路来比拟，比如说你一段马路
能够在1s内进来多少个车，这个就是你的吞吐量；车从进入这个路段到出来，这个路段需要多久跑完，
这个就是所谓的Latency时延。
6.理想的情况的II=1,也就是每个clock都能进入新的数据，或者说处理新的数据
7.II与延迟无关的，延迟Latency表示的是单个数据从输入到输出所需要的时间。
II和Latency是否有关系，其实也分情况，比如组合逻辑，pipeline设计，或者串行设计，他么的关系是不一样的。
8.吞吐量则是由 II 和时钟频率共同决定的最终性能指标。
9.流水线设计是将组合逻辑拆分成多个阶段，通过插入寄存器打拍形成多级处理。

二、控制和观察II
方法一：不做优化（观察自然II）
#include <ap_fixed.h>
typedef ap_fixed<16, 4> fixed_t;

fixed_t poly_horner_fixed(fixed_t a, fixed_t b, fixed_t c, fixed_t d, fixed_t x) {
// 不加任何 #pragma HLS PIPELINE
fixed_t y = a * x + b;
y = y * x + c;
y = y * x + d;
return y;
}

上述代码没有使用II优化，那么上述函数的代码全部是串行的，那么对于输入x和输出y进行说明，
下一次输入x要等到y输出才行，这个过程需要很多个时钟周期的。不过可以通过约束，这种方式的
乘法器和加法器是可以复用的，因为它不要求你同时处理完成。

方法二：对函数进行pipeline优化
#include <ap_fixed.h>
typedef ap_fixed<16, 4> fixed_t;

fixed_t poly_horner_pipeline_fixed(fixed_t a, fixed_t b, fixed_t c, fixed_t d, fixed_t x) {
#pragma HLS PIPELINE II=1 // 明确要求 II=1
fixed_t y = a * x + b;
y = y * x + c;
y = y * x + d;
return y;
}
综合后，报告中的 Initiation Interval (II) 应为 1。这表示流水线被成功创建，每个时钟周期都能处理一个新的 x 值。因为这个
设计函数一个clock就能处理完成。
为了达到 II=1，工具必须创建能够支持每个时钟周期都启动新计算的数据通路。这通常意味着需要复制硬件资源、添加大量寄存器，并消除所有依赖，导致资源消耗显著增加。
时序挑战：II=1 的设计需要在一个时钟周期内完成更多的组合逻辑。这可能导致 关键路径变长，从而降低设计的最高运行时钟频率 (Fmax)。

三、II设计注意点