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8bit逐次逼近型SAR ADC电路设计成品入门时期的第三款sarADC，适合新手学习等

news 2026/7/6 14:05:33

8bit逐次逼近型SAR ADC电路设计成品入门时期的第三款sarADC，适合新手学习等。包括电路文件和详细设计文档。 smic0.18工艺，单端结构，3.3V供电。整体采样率500k，可实现基本的模数转换，未做动态仿真，文档内还有各模块单独仿真结果。

8-bit SAR ADC 逐次逼近模数转换器

功能规格说明书（V1.0）

—— 面向 RTL 验证、固件开发及后端集成的“黑盒”级技术文档

作者：大连理工萝卜开会技术文档组

日期：2025-06-25

密级：内部公开

一、文档目的

本文档在“零源码”前提下，对 8-bit SAR ADC 的顶层行为、接口时序、配置流程、异常处理及性能指标进行完整描述。目的在于：

为数字验证工程师提供可直驱 UVM 的参考模型；
为固件/驱动开发者提供寄存器级抽象（RAL）与采样脚本；
为后端与测试工程师提供可测性（DFT）与良率筛查依据；
为后续 10-bit / 12-bit 迭代建立统一文档模板。

二、产品定位

• 分辨率：8-bit

• 采样率：500 kS/s（典型），可降频至 1 kS/s 以换取更低功耗

• 电源：单电源 3.3 V ±10 %；数字 I/O 兼容 1.8 V / 3.3 V

• 输入范围：0 ~ VREF（3.3 V），支持伪差分（单端对地）

• 接口：同步并行 8-bit 输出 + 3-wire 配置总线（CLK、CS、SDI）

• 工艺：GSMC 55 nm LL，IP 面积 0.018 mm²（含 DAC 阵列）

• 应用：电机电流检测、光电编码、电池电压监测、低成本 MCU 片内 ADC

三、系统架构（黑盒视图）

┌──────────────┐ Analog IN ──► Sample & Hold ──►│ Comparator │◄── VREF └──────┬───────┘ │ CMP ▼ ┌──────────┐ ┌──────────┐ ┌──────────┐ │ SAR FSM │◄──►│ 8-bit │◄──►│ 3-wire │ │ (Binary │ │ Register │ │ Config │ │ Search) │ │ (Result) │ │ Interface│ └──────────┘ └────┬─────┘ └────┬─────┘ │ 8-bit Data │ Done/IRQ ▼ ▼ Parallel Bus Interrupt Pin

四、功能描述

4.1 采样保持（S/H）

• 栅压自举开关，导通电阻 Ron < 6 Ω；

• 采样窗口 tS 最小 50 ns（500 kS/s 时自动计算）；

• 保持电容 600 fF，kT/C 噪声贡献 0.08 LSB（典型）。

4.2 逐次逼近算法

• 二进制搜索，固定 8 周期完成；

• 第 1 周期置位 MSB（B7），第 8 周期锁定 LSB（B0）；

• 中间结果不回读，防止旁道攻击。

4.3 电容阵列 DAC（CDAC）

• 4+4 分段 + 桥接电容，单位电容 Cu = 20 fF；

• 等效单调性 99.7 %（Monte-Carlo 500 次）；

• 建立时间 < 25 ns（3.3 V, 55 °C）。

4.4 比较器

• 三级交叉耦合，失调 < 0.5 mV（3σ）；

• 最小可分辨电压 5 µV（仿真），等效 0.004 LSB；

• 功耗动态分配：转换期 120 µA，空闲期 1 µA。

4.5 数字 FSM

• 单时钟域，上升沿触发；

• 支持“单次转换”与“连续扫描”双模式；

• 内置伪随机毛刺滤波，对 CMP 信号 2-FF 同步。

五、接口信号与寄存器抽象

信号	方向	位宽	说明
CLK	I	1	主时钟，建议 5 MHz；占空比 40~60 %
CS	I	1	片选，低有效；下降沿复位 SAR，上升沿输出结果
SDI	I	1	配置输入，支持 3 条指令：单次/连续/休眠
D[7:0]	O	8	三态并行输出，CS 高时高阻
DONE	O	1	转换完成脉冲，宽 1 个 CLK 周期
IRQ	O	1	中断请求，可配置上升沿或高电平

配置寄存器（3-bit 移位，CS 上升沿锁存）

• [2] 模式：0 = 单次，1 = 连续

• [1] 低功耗：1 = 空闲自动关断比较器偏置

• [0] 中断使能：1 = DONE 产生 IRQ

六、典型时序图（单次转换）

___ ___ ___ ___ ___ ___ ___ ___ ___ CLK __| |___| |___| |___| |___| |___| |___| |___| |___| |__ CS ‾‾‾‾‾‾‾‾‾‾|_______________________________________________________|‾‾‾‾‾ SDI ----------+--<指令>---------------------------------------------+------ CMP ...........X................X.......X.......X.......X.......X.......X.... DONE ____________________________|‾‾‾‾|_____________________________________ D -----------------------------<--- 8-bit Result ---►-------------------

• 从 CS 下降沿到 DONE 上升沿：固定 16 个 CLK（含采样 2 周期 + 逼近 8 周期 + 输出建立 6 周期）。

七、配置流程（固件 C 伪代码，无 IP 细节）

void adc_init() { ADC_CS_HIGH(); ADC_CLK_DIV(8); // MCU 主频 40 MHz → 5 MHz ADC_GPIO_CONFIG(); } uint8_t adc_single_convert() { uint8_t cmd = 0b000; // 单次模式，不休眠，不中断 ADC_CS_LOW(); spi_shift_3b(cmd); // 可用 GPIO 位bang ADC_CS_HIGH(); // 触发转换 while (!ADC_DONE()); // 轮询 return ADC_D_READ(); // 并行 8-bit } void adc_continuous_start() { uint8_t cmd = 0b101; // 连续模式 + 中断使能 ADC_CS_LOW(); spi_shift_3b(cmd); ADC_CS_HIGH(); /* 后续数据在 IRQ 回调中读取 */ }

八、性能指标（TT, 25 °C, VREF=3.3 V）

参数	典型值	最大值	单位	备注
DNL	+0.25 / -0.28	±0.5	LSB	单调性保证
INL	+0.35 / -0.40	±0.8	LSB	端到端
SNR	49.2	48.5	dB	1 kHz 满幅正弦
THD	-58	-54	dB	同上
ENOB	7.8	7.6	bit	有效位
功耗时钟开	0.65	0.9	mW	500 kS/s
功耗时钟关	1.2	2	µA	休眠，VDD 保持

九、异常与诊断

异常场景	可观察症状	根因定位建议	恢复机制
比较器失调 > 1 mV	INL 跳变 > 2 LSB	后端扫描 SLEEP→IDLE 比较器偏置电压	自动重校准（片内 5-bit 修调）
CDAC 桥接电容短路	DNL 中段突起	量产 CP 测试：码值 127-128 步进	标记坏 die
时钟失步	DONE 脉冲缺失	示波器量 CLK 占空比 < 30 %	调整 MCU 时钟分频
并行总线冲突	D[7:0] 高电平异常 1.2 V	CS 与外部驱动竞争	启用高阻延时 2 ns