从二分法到数字世界：深入解析SAR ADC的逐次逼近核心算法

1. 二分法思维：从猜数字到电压测量

第一次接触SAR ADC时，我被它优雅的二分法逻辑惊艳到了——这不就是我们小时候玩的猜数字游戏吗？假设你心里想着一个1到100之间的数字，别人每次猜测后，你只需要回答"大了"或"小了"，通过不断缩小范围，最快7次就能锁定正确答案。SAR ADC的工作方式与此惊人地相似，只不过它猜的不是数字，而是模拟电压值。

在实际电路中，这个"猜数字"的过程由三个关键角色协作完成：SAR寄存器扮演决策大脑，DAC负责生成猜测值，比较器则给出"大了"或"小了"的反馈。以8位ADC为例，当输入3.3V电压时，转换过程就像这样展开：

1. 第一次猜测：128（中间值）→ DAC输出1.65V
2. 比较器反馈：3.3V > 1.65V → 保留最高位
3. 第二次猜测：192（128+64）→ DAC输出2.475V
4. 比较器反馈：3.3V > 2.475V → 保留次高位 ... 经过8次这样的"猜测-比较-调整"，最终输出的数字码就能精确对应输入电压。

2. 硬件三剑客：SAR、DAC与比较器的协同舞蹈

2.1 SAR寄存器：精明的决策者

SAR寄存器就像个经验丰富的拍卖师，它的工作节奏非常明确：

• 首先举起最高价（MSB置1）
• 根据竞标者反应（比较器输出）决定保留或撤回
• 然后转向次高价（下一位）
• 重复直到确定最低价（LSB）

我在调试STM32的ADC模块时，曾用逻辑分析仪捕捉到SAR寄存器的工作时序。当启动转换后，可以清晰看到控制信号从D7到D0依次扫描，就像瀑布一样流淌下来。这种有序的位判断机制，使得SAR ADC的转换时间非常可预测——每个bit一个时钟周期，N位转换就需要N个周期。

2.2 DAC：电压的魔术师

内部DAC的质量直接决定ADC的线性度。常见的有两种架构：

• 电容阵列DAC：利用电容电荷再分配原理，适合高精度应用
• 电阻阶梯DAC：结构简单但容易受电阻匹配度影响

曾经有个项目遇到DNL（差分非线性度）超标的问题，后来发现是DAC电容阵列中有一个单位电容存在工艺偏差。这就像天平称重时，砝码组里混入了一个不准的砝码，导致每次称量结果出现系统性误差。

2.3 比较器：毫厘之间的裁判

比较器需要具备两个关键能力：

1. 快速响应：通常要求ns级决策速度
2. 高精度：能分辨μV级的电压差异

有个容易忽视的细节是比较器失调电压。就像篮球裁判如果站歪了，看到的犯规位置就会有偏差。在实际设计中，通常会采用自动归零(auto-zero)或斩波(chopper)技术来消除这种偏差。

3. 时序解剖：一次完整的转换之旅

让我们用示波器视角观察一个12位SAR ADC的完整工作流程：

这个过程中最精妙的是电荷再分配机制。在采样阶段，所有电容上极板接输入电压；转换开始后，通过切换下极板接参考电压或地，等效实现了二分法电压生成。这种设计既节省功耗又提高速度，是SAR ADC能兼顾性能与能效的关键。

4. 性能优化：工程师的实战经验

4.1 参考电压的玄机

参考电压Vref就像ADC的"标尺"，它的稳定性直接影响测量精度。在某个电池监测项目中，我们曾因为使用LDO给Vref供电导致精度下降。后来改用带缓冲的基准电压源（如REF5025），INL（积分非线性度）立即改善了3个LSB。

4.2 采样时间的黄金法则

采样时间不足会导致电压未充分建立，这个错误我至少犯过三次。现在遵循的经验法则是：

最小采样时间 > 7×RC常数 其中R=开关导通电阻，C=采样电容

对于1kΩ导通电阻和10pF电容，采样时间至少需要70ns。实际使用时还要留出30%余量应对工艺偏差。

4.3 抗噪声的布局技巧

SAR ADC对开关噪声极其敏感。有次布局时将数字走线布在模拟输入附近，导致ENOB（有效位数）从标称的12位降到9.5位。后来采用这些措施明显改善：

• 模拟输入走线包地保护
• 电源引脚增加10μF+0.1μF去耦电容
• 关键信号使用差分走线

5. 超越基础：现代SAR ADC的创新设计

最新的SAR ADC技术已经突破传统局限。比如采用异步时钟架构的ADC，不再固定每个bit一个时钟周期，而是让比较器就绪后立即触发下一位判断，转换速度提升达30%。还有采用冗余位技术的设计，允许某次比较出错后在后续步骤中纠正，显著降低对比较器精度的要求。

在40nm工艺节点下，我测试过一款创新性的噪声整形SAR ADC。它通过引入反馈环路，将量化噪声推向高频段，再配合数字滤波器，实现了16位精度下仅消耗1.2mW的优异表现。这种架构正在改变中高精度ADC的市场格局。