FPGA实战：手把手教你实现5/8倍分数倍抽取滤波器（附Verilog代码与状态机详解）

FPGA实战：5/8倍分数倍抽取滤波器的工程实现与状态机设计

在数字信号处理系统中，采样率转换是一个常见但极具挑战性的任务。当我们需要将信号从一种采样率转换到另一种采样率时，特别是当转换比例不是整数倍时，分数倍抽取滤波器就成为了关键技术。本文将深入探讨如何在FPGA上实现一个5/8倍的分数倍抽取滤波器，包括多相滤波结构设计、状态机控制逻辑以及完整的Verilog代码实现。

1. 分数倍抽取滤波器基础原理

分数倍抽取是指以非整数比例（如5/8）降低信号采样率的过程。与整数倍抽取不同，分数倍抽取需要更复杂的处理来避免频谱混叠和保持信号质量。

关键数学原理：

• 分数倍抽取可以分解为先插值后抽取的过程
• 对于L/M倍的采样率转换，先通过L倍插值，再经过M倍抽取
• 多相分解技术可以显著降低计算复杂度

典型应用场景：

• 无线通信系统中的数字下变频
• 音频处理中的采样率适配
• 雷达信号处理中的多速率系统

1.1 多相滤波结构优势

传统实现方式会先进行插值再进行抽取，但这种方法计算效率低下。多相分解技术通过重组滤波器和采样操作，大幅降低了计算量：

// 传统插值-滤波-抽取流程 y_up = upsample(x, L); // L倍插值 y_filter = filter(h, y_up); // 滤波 y_down = downsample(y_filter, M); // M倍抽取

多相结构将单一滤波器分解为多个并行的子滤波器，每个子滤波器处理信号的一个相位分量。对于5/8倍抽取，我们使用8相分解：

输入信号 → 多相分解为8路子信号 → 并行滤波 → 5倍抽取控制

这种结构的优势在于：

• 并行处理提高吞吐量
• 子滤波器长度仅为原滤波器的1/8
• 适合FPGA的并行架构

2. FPGA实现架构设计

2.1 整体系统架构

我们的5/8倍抽取滤波器FPGA实现包含以下关键模块：

1. 多相滤波器组：8个并行的FIR子滤波器
2. 数据缓存单元：处理不连续输入情况
3. 状态机控制器：管理抽取过程
4. 输出选择逻辑：按5/8比例选择有效输出

模块接口定义：

module poly1_up8down5_top#( parameter PHASE_NUM = 8, parameter DEC_VALUE = 5, parameter TAPS = 128, parameter BW_IN = 16, parameter BW_OUT = 16 ) ( input clk, input rst, input valid_in, input [BW_IN-1:0] i_din, output reg valid_out, output reg [BW_OUT-1:0] i_dout );

2.2 多相滤波器实现细节

每个子滤波器采用对称FIR结构，通过系数重载支持灵活配置：

module poly1_up8down5_fir #( parameter CFG_ID = 5, parameter TAPS = 16, parameter BW_IN = 16 ) ( input clk, input rst, input valid_in, input [BW_IN-1:0] in, output reg valid_out, output reg [BW_OUT-1:0] out ); // 系数存储 reg [BW_COEF-1:0] coef [TAPS-1:0]; // 乘加运算 genvar j; generate for(j=0;j<TAPS;j=j+1) begin:label1 mult_real #(.BW_A(BW_IN), .BW_B(BW_COEF)) u_mult_real ( .clk(clk), .in_a(in_r[j]), .in_b(coef[j]), .out(mult_o[j]) ); end endgenerate // 加法树 adder_16input #(.BW_IN(BW_COEF+BW_IN)) u_adder_16input ( .clk(clk), .in(adder_in), .out(adder_out) ); endmodule

关键参数设计考虑：

• 系数位宽：16位定点数
• 数据路径位宽：32位乘法，37位累加
• 舍入处理：保留16位有效输出

3. 状态机设计与不连续输入处理

3.1 状态机工作模式

对于5/8倍抽取，每8个输入周期需要产生5个有效输出。当输入不连续时（如前5个周期有效，后3个无效），需要特殊处理以避免数据丢失。

我们设计了三状态状态机：

1. READ_CURRENT：读取当前滤波器输出
2. READ_PREVIOUS：读取前一时刻数据
3. READ_BUFFER：从缓冲区读取数据

状态转移图如下：

[READ_CURRENT] │ ├── data_change & buffer_valid → [READ_BUFFER] ├── data_change & ~buffer_valid → [READ_CURRENT] └── ~data_change → [READ_PREVIOUS] [READ_PREVIOUS] │ └── (buffer_valid|phase8_valid) → [READ_BUFFER] [READ_BUFFER] │ ├── buffer_valid → [READ_BUFFER] └── ~buffer_valid → [READ_CURRENT]

3.2 Verilog实现代码

module phase8_in_deci5_out#( parameter PHASE_NUM = 8, parameter DEC_VALUE = 5 ) ( input clk, input rst, input [BW_IN-1:0] phase8_in, input phase8_valid, output reg [BW_OUT-1:0] deci5_out, output reg deci5_valid ); localparam READ_CURRENT = 2'd0; localparam READ_PREVIOUS = 2'd1; localparam READ_BUFFER = 2'd2; reg [1:0] state; reg [3:0] deci_cnt; reg [3:0] buffer_ptr; reg [BW_IN-1:0] phase8_in_r; reg [PHASE_NUM*BW_OUT*5-1:0] i_out_buffer; always @(posedge clk) begin if(rst) begin state <= READ_CURRENT; deci_cnt <= 0; buffer_ptr <= 0; end else begin case(state) READ_CURRENT: begin if(phase8_valid) begin deci5_out <= phase8_in[BW_OUT*deci_cnt +:BW_OUT]; deci5_valid <= 1'b1; state <= next_state; // 更新抽取计数器 if(deci_cnt > PHASE_NUM-DEC_VALUE-1) deci_cnt <= deci_cnt - (PHASE_NUM-DEC_VALUE); else deci_cnt <= deci_cnt + DEC_VALUE; end else begin deci5_valid <= 1'b0; end end READ_PREVIOUS: begin deci5_out <= phase8_in_r[BW_OUT*deci_cnt+:BW_OUT]; // 更新抽取计数器（同上） state <= next_state; if(phase8_valid) begin buffer_ptr <= buffer_ptr + 1; i_out_buffer <= {i_out_buffer, phase8_in}; end end READ_BUFFER: begin deci5_out <= i_out_buffer[PHASE_NUM*BW_OUT*(buffer_ptr-1)+ BW_OUT*deci_cnt +: BW_OUT]; // 更新抽取计数器（同上） if(phase8_valid) begin buffer_ptr <= buffer_ptr + 1 - data_change; i_out_buffer <= {i_out_buffer, phase8_in}; end else begin buffer_ptr <= buffer_ptr - data_change; if(buffer_ptr == 1) state <= next_state; end end endcase end end endmodule

4. 关键模块实现与优化技巧

4.1 高效加法器设计

大规模FIR滤波器需要处理大量乘积累加运算。我们采用树形加法结构来提高时序性能：

module adder_16input #( parameter BW_IN = 32 )( input clk, input rst, input [BW_IN*16-1:0] in, output [BW_IN+3:0] out ); // 第一级：16个输入两两相加，得到8个结果 genvar j; generate for(j=0;j<8;j=j+1) begin:label2 always @(posedge clk) begin adder1_in[j] <= $signed(adder0_in[j]) + $signed(adder0_in[15-j]); end end endgenerate // 后续级数类似处理... // 最终输出 always @(posedge clk) begin sum <= $signed(adder3_in[0]) + $signed(adder3_in[1]); end assign out = sum; endmodule

优化要点：

• 采用流水线结构提高时钟频率
• 使用有符号数运算保持精度
• 平衡各级位宽增长

4.2 舍入与饱和处理

数字滤波器的输出需要适当的位宽调整：

module rnd_real #( parameter BW_IN = 48, parameter BW_RND = 7 )( input clk, input rst, input [BW_IN-1:0] in, output reg [BW_OUT-1:0] out ); always @(posedge clk) begin case(in[BW_IN-1]) // 判断符号位 1'b0: // 正数 if(in[BW_RND-1]) inc <= 1'b1; // 四舍五入 else inc <= 1'b0; 1'b1: // 负数 if(in[BW_RND-1] && (|in[BW_RND-2:0])) inc <= 1'b1; else inc <= 1'b0; endcase out <= in_res + inc; // 最终结果 end endmodule

饱和处理模块：

module sat_real #( parameter BW_IN = 41, parameter BW_OUT = 16 )( input clk, input rst, input [BW_IN-1:0] in, output reg [BW_OUT-1:0] out ); always @(posedge clk) begin if((&in[BW_IN-1:BW_OUT-1]==1'b1) || // 正溢出 (|in[BW_IN-1:BW_OUT-1]==1'b0)) // 正常范围 out <= in[BW_OUT-1:0]; else out <= {in[BW_IN-1],{(BW_OUT-1){~in[BW_IN-1]}}}; // 饱和值 end endmodule

5. 验证与调试方法

5.1 MATLAB参考模型

在FPGA实现前，建立MATLAB参考模型至关重要：

% 多相分解实现 for phase = 1:8 Poly1_coe_phase(phase,:) = Poly1_coe(phase:8:end); poly1_phase(phase,:) = conv(y_Poly0, Poly1_coe_phase(phase,:)); poly1_phase(phase,:) = round(poly1_phase(phase,:)./2^12); poly1_up8(phase:8:end) = poly1_phase(phase,16:end); end poly1_down5 = poly1_up8(1:5:end);

5.2 FPGA仿真验证

使用Verilog测试平台进行功能验证：

1. 连续输入测试：验证正常工作情况
2. 间断输入测试：模拟实际不连续输入场景
3. 边界条件测试：验证极端情况下的行为
4. 性能测试：评估时序和资源使用

调试技巧：

• 使用SignalTap或Vivado ILA抓取关键信号
• 分段验证各子模块功能
• 对比MATLAB和FPGA输出结果

6. 性能优化与资源利用

6.1 资源优化策略

FPGA实现中的关键资源优化点：

1. 乘法器共享：时分复用乘法器
2. 存储器优化：合理使用Block RAM
3. 流水线设计：平衡逻辑级数
4. 位宽优化：精确计算所需位宽

典型资源占用：

• 8个并行FIR滤波器
• 状态机控制逻辑
• 数据缓存缓冲区

6.2 时序优化技巧

1. 寄存器平衡：在关键路径插入寄存器
2. 逻辑重构：优化组合逻辑结构
3. 时钟约束：合理设置时序约束
4. 流水线重定时：调整流水线阶段

// 流水线寄存器示例 always @(posedge clk) begin stage1 <= input_data; stage2 <= stage1 * coefficient; stage3 <= stage2 + accumulator; end

7. 实际应用中的注意事项

在将5/8倍抽取滤波器部署到实际系统中时，有几个关键点需要特别注意：

1. 时钟域处理：当输入输出处于不同时钟域时，需要适当的同步机制
2. 复位策略：确保所有模块在复位后处于一致状态
3. 异常处理：设计对异常输入情况的鲁棒处理
4. 动态重配置：考虑支持滤波器系数的动态更新

常见问题排查：

• 输出数据不正确：检查多相分解是否正确实现
• 时序不满足：分析关键路径，增加流水线
• 资源使用过高：优化乘法器和存储器使用
• 间断输入处理异常：验证状态机逻辑

在最近的一个无线通信项目中，我们发现状态机在极端输入情况下会出现死锁。通过添加超时机制和更完善的错误恢复逻辑，最终实现了稳定的5/8倍抽取功能。实际测试表明，这种实现方式在Xilinx Artix-7器件上仅消耗约15%的DSP资源，同时能够稳定工作在200MHz时钟频率下。