Xilinx FPGA未使用管脚的默认电平设置方法

在vivado中，FPGA未使用管脚的默认电平设置方法

方法一：直接在约束文件中写入tcl命令

set_property BITSTREAM.CONFIG.UNUSEDPIN PULLUP [current_design]
可选参数有 PULLUP - PULLDOWN - PULLNONE

方法二：在软件中设置

1，在run implementation后，点击open implementation design

2，打开后右键点击Generate Bitstream，然后点击bitstream setting

3，然后点击Configure additional bitstream settings

4，然后点击configuration

5，往下拉动右边的滚动条到下图的位置，就可以看到设置的复选框，即可设置为你希望的输出电平状态