FPGA项目复盘：如何为ADI ADC定制AXI Quad SPI IP核的时序适配层（含源码分析）
FPGA时序适配层设计：从AXI Quad SPI到非标准SPI设备的通用解决方案
在嵌入式系统开发中，SPI接口因其简单高效而广受欢迎，但不同厂商设备的SPI实现差异常常成为系统集成的痛点。Xilinx提供的AXI Quad SPI IP核虽然功能强大，但面对ADI等厂商的非标准SPI设备时，往往需要额外的适配层才能可靠工作。本文将分享一种通用的SPI协议转换架构设计，不仅能解决当前项目中ADI ADC的接口问题，还能灵活适配各种SPI变体。
1. 标准SPI IP核的局限性分析与适配层价值
Xilinx的AXI Quad SPI IP核作为片上总线标准外设，主要针对标准四线SPI设备设计。但在实际项目中，我们经常遇到三类非标准情况：
- 线数差异：三线制（如ADI ADC）、单线制（如某些温度传感器）等
- 时序差异：时钟极性/相位组合超出标准模式
- 协议差异：命令-地址-数据的组织方式不同
以ADI的AD7768 ADC为例，其SPI接口特点包括：
- 三线制（CS、SCLK、SDIO）
- 双向数据线需要方向控制
- 特定的时序要求（建立/保持时间）
提示：标准IP核无法直接适配的主要原因不是功能缺失，而是其架构假设了特定的总线行为模型。
通过分析AXI Quad SPI的硬件抽象层（HAL）驱动，我们发现其存在以下关键限制：
| 限制类型 | 具体表现 | 适配层解决方案 |
|---|---|---|
| 线数固定 | 强制使用4线模式 | 动态引脚重映射 |
| 时序刚性 | 仅支持标准模式0/3 | 插入可编程延迟单元 |
| 协议固化 | 固定数据传输格式 | 添加协议转换状态机 |
// 典型AXI Quad SPI配置寄存器设置 #define SPI_CR_OFFSET 0x60 #define SPI_CR_MANUAL_SS_EN (1 << 10) // 需要手动片选控制 #define SPI_CR_CLK_POL_HIGH (1 << 8) // 时钟极性配置 #define SPI_CR_CLK_PHA_1EDGE (1 << 9) // 时钟相位配置2. 通用SPI适配层的架构设计
2.1 核心状态机设计
适配层的核心是一个多级状态机，负责协调标准IP核与非标准设备间的协议转换。我们采用分层设计思路：
接口转换层：处理物理信号转换
- 线数适配（4→3线）
- 电平转换（如有需要）
- 信号时序调整
协议转换层：处理数据组织方式差异
- 命令字段重组
- 地址映射
- 数据对齐
// 状态机核心代码片段 typedef enum { IDLE, CMD_PHASE, ADDR_PHASE, DATA_PHASE, WAIT_CS_DEASSERT } spi_adapter_state_t; always @(posedge clk) begin case(current_state) IDLE: begin if (cs_asserted) begin next_state = CMD_PHASE; bit_counter = 0; end end CMD_PHASE: begin if (bit_counter == CMD_WIDTH-1) next_state = ADDR_PHASE; end // 其他状态转换... endcase end2.2 时钟域处理策略
由于需要桥接AXI总线时钟域和SPI设备时钟域，我们采用双时钟域设计：
配置接口：使用AXI时钟域
- 寄存器配置
- 控制信号
数据通路：使用SPI时钟域
- 数据采样
- 时序控制
关键处理技巧：
- 跨时钟域信号采用双触发器同步
- 关键控制信号使用握手协议
- 数据FIFO解决速率不匹配
2.3 参数化设计实现灵活性
为使模块适应不同设备，我们采用SystemVerilog参数化设计：
module spi_adapter #( parameter CMD_WIDTH = 8, parameter ADDR_WIDTH = 16, parameter DATA_WIDTH = 16, parameter CLK_DIV = 4 ) ( // 接口定义... );可配置参数包括：
- 各字段位宽（命令、地址、数据）
- 时钟分频系数
- 时序参数（建立/保持时间）
3. ADI ADC案例的深度实现分析
3.1 信号转换逻辑
针对AD7768的三线制接口，关键转换逻辑包括：
SDIO方向控制：
- 写周期：驱动输出
- 读周期：高阻输入
片选信号处理：
- 利用AXI Quad SPI的manual_ss模式
- 添加可配置的片选保持时间
// 双向IO控制逻辑 assign ad_sdio = (current_state == DATA_PHASE && !is_write) ? 1'bz : mosi_data; assign miso_data = ad_sdio; // 片选信号生成 always @(posedge spi_clk) begin if (transfer_active) cs_hold_counter <= CS_HOLD_CYCLES; else if (cs_hold_counter > 0) cs_hold_counter <= cs_hold_counter - 1; end assign ad_cs = ~(transfer_active || (cs_hold_counter > 0));3.2 时序调整机制
为确保满足ADC的时序要求，我们实现了：
可编程时钟分频：
always @(posedge ext_clk) begin if (clk_div_counter == CLK_DIV/2-1) begin spi_clk <= ~spi_clk; clk_div_counter <= 0; end else begin clk_div_counter <= clk_div_counter + 1; end end数据窗口校准：
- 通过延迟链调整采样点
- 动态校准机制（可选）
3.3 调试接口设计
为方便调试，我们添加了：
状态监测寄存器：
- 当前状态机状态
- 错误计数器
- 时序违规标志
性能计数器：
- 传输字节数统计
- 重试次数统计
4. 扩展支持其他SPI变体的设计方案
4.1 半双工模式支持
对于半双工设备（如某些Flash芯片），需要：
- 修改方向控制逻辑
- 添加传输间隔控制
- 调整状态机转换条件
4.2 单线模式支持
单线模式（如Dual SPI/QSPI）的适配要点：
- 实现时分复用协议
- 添加特殊的命令序列
- 调整时钟分频策略
4.3 动态配置机制
通过寄存器接口实现运行时配置：
typedef struct packed { logic [3:0] mode; // 0001: 标准SPI, 0010: Dual SPI... logic [7:0] clk_div; // 时钟分频系数 logic [15:0] setup_cycles; // 建立时间 logic [15:0] hold_cycles; // 保持时间 } spi_config_t;实际项目中，这种适配层设计已经成功应用于多种场景：
- 工业传感器采集系统（ADI/Maxim ADC）
- 存储子系统（Micron Flash）
- 射频前端控制（ADI RFIC）