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【数电实验】基于异或运算的伪随机数生成器设计与实现

news 2026/4/17 0:36:45

1. 伪随机数生成器的基本原理

在数字电路设计中，伪随机数生成器（PRNG）是一种能够产生看似随机但实际上具有确定性的数字序列的电路。与真正的随机数不同，伪随机数是通过算法生成的，只要知道初始状态（种子值）和算法，就能预测整个序列。

异或运算（XOR）在伪随机数生成中扮演着重要角色。它的特性是：相同为0，不同为1。这个看似简单的运算却蕴含着强大的随机性潜力。举个例子，如果我们有一个4位寄存器，初始值为"1010"，每次将第0位和第1位进行异或运算，结果放到第4位，同时所有位左移一位，就能产生一个伪随机序列。

为什么选择异或运算来设计PRNG？主要有三个原因：

硬件实现简单，只需要基本的逻辑门
运算速度快，适合嵌入式系统
产生的序列具有良好的统计特性

2. 电路设计与模块划分

2.1 系统整体架构

我们的伪随机数生成器系统由以下几个核心模块组成：

时钟分频模块：将高频时钟分频为低频时钟
防抖模块：消除按键抖动
随机数生成模块：核心算法实现
数码管译码模块：将二进制数转换为七段显示码
显示控制模块：管理三个数码管的动态扫描

整个系统的工作流程是这样的：1kHz时钟信号经过2000分频后得到0.5Hz信号，用于控制随机数更新频率。每次0.5Hz时钟上升沿到来时，随机数生成模块会产生一个新的三位随机数（0-999）。数码管显示采用动态扫描方式，以1kHz频率轮流点亮三个数码管，利用人眼视觉暂留效应实现"同时"显示的效果。

2.2 关键模块详解

2.2.1 时钟分频模块

时钟分频是数字电路中的常见操作。在我们的设计中，需要将1kHz时钟分频为0.5Hz（周期2秒）的信号。实现方法是设计一个计数器，从0计数到999，然后翻转输出信号，这样完整周期就是2000个时钟周期。

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div2000 is port( clk: in std_logic; clear: in std_logic; clk_out: out std_logic ); end div2000; architecture a of div2000 is signal tmp: integer range 0 to 999; signal clktmp: std_logic; begin process(clear,clk) begin if clear='1' then tmp<=0; elsif clk'event and clk='1' then if tmp=999 then tmp<=0; clktmp<=not clktmp; else tmp<=tmp+1; end if; end if; end process; clk_out<=clktmp; end a;

2.2.2 防抖模块

机械按键在按下和释放时会产生抖动，通常持续5-10ms。我们的防抖电路采用计数方式：当按键按下时开始计数，只有连续检测到足够长时间的稳定信号才认为是有效按键。

library ieee; use ieee.std_logic_1164.all; entity antisk is port( clk: in std_logic; input: in std_logic; output: out std_logic ); end antisk; architecture a of antisk is signal a: std_logic; signal count: integer range 0 to 9; begin process(clk) begin if input='0' then count<=0; elsif (clk'event and clk='1') then if count=9 then count<=count; else count<=count+1; end if; end if; if count=8 then a<='1'; else a<='0'; end if; end process; output<=a; end;

3. 核心算法实现

3.1 异或运算的随机数生成

随机数生成的核心在于6位向量f的异或运算处理。我们设计了一个6位寄存器f，每个时钟周期自动加3（这个增量值可以调整，最好是奇数）。每次需要生成随机数时，我们从f中取出连续的4位，进行特定的异或运算：

第一个数字的4位来自f[0:3]
第二个数字的4位来自f[1:4]
第三个数字的4位来自f[2:5]

每个数字的各位通过相邻位异或得到：

第0位 = 第0位 XOR 第1位
第1位 = 第1位 XOR 第2位
第2位 = 第2位 XOR 第3位
第3位 = 第3位 XOR 第0位

这种设计确保了输出的随机性和不可预测性。

3.2 VHDL实现代码

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity random is port ( clk1000: in std_logic; clk2: in std_logic; clear: in std_logic; f1_out: out std_logic_vector(3 downto 0); f2_out: out std_logic_vector(3 downto 0); f3_out: out std_logic_vector(3 downto 0); shu: out std_logic_vector(3 downto 0); cat: out std_logic_vector(7 downto 0) ); end entity; architecture a of random is signal tmp: integer range 0 to 2; signal f: std_logic_vector(5 downto 0); signal f0: std_logic_vector(5 downto 0); signal f1: std_logic_vector(3 downto 0); signal f2: std_logic_vector(3 downto 0); signal f3: std_logic_vector(3 downto 0); begin process(clk1000,clk2,clear) begin if (clk2'event and clk2='1') then f<=f+3; end if; if clear='1' then f0<="000000"; elsif (clk2'event and clk2='1') then f0<=f; end if; f1(0)<=f0(0) xor f0(1); f1(1)<=f0(1) xor f0(2); f1(2)<=f0(2) xor f0(3); f1(3)<=f0(3) xor f0(0); f2(0)<=f0(1) xor f0(2); f2(1)<=f0(2) xor f0(3); f2(2)<=f0(3) xor f0(4); f2(3)<=f0(4) xor f0(1); f3(0)<=f0(2) xor f0(3); f3(1)<=f0(3) xor f0(4); f3(2)<=f0(4) xor f0(5); f3(3)<=f0(5) xor f0(2); if (clk1000'event and clk1000='1') then if tmp=2 then tmp<=0; else tmp<=tmp+1; end if; end if; case tmp is when 0=> shu<=f1; cat<="11110111"; when 1=> shu<=f2; cat<="11111011"; when 2=> shu<=f3; cat<="11111101"; end case; f1_out<=f1; f2_out<=f2; f3_out<=f3; end process; end;

4. 显示与译码设计

4.1 数码管动态扫描

为了在三个数码管上显示三位随机数，我们采用动态扫描技术。基本原理是以足够快的频率（>60Hz）轮流点亮每个数码管，利用人眼的视觉暂留效应，看起来就像是同时点亮。

在我们的设计中：

使用1kHz时钟控制扫描频率
tmp信号在0、1、2之间循环
每个值对应点亮一个数码管并输出对应的数字

4.2 数码管译码电路

由于四位二进制可以表示0-15，但数码管只能显示0-9，我们需要对10-15进行特殊处理：

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY seg IS PORT( a: IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END seg; ARCHITECTURE seg7_1_arch OF seg IS BEGIN PROCESS(a) BEGIN CASE a IS WHEN "0000" => b <= "1111110"; -- 0 WHEN "0001" => b <= "0110000"; -- 1 WHEN "0010" => b <= "1101101"; -- 2 WHEN "0011" => b <= "1111001"; -- 3 WHEN "0100" => b <= "0110011"; -- 4 WHEN "0101" => b <= "1011011"; -- 5 WHEN "0110" => b <= "1011111"; -- 6 WHEN "0111" => b <= "1110000"; -- 7 WHEN "1000" => b <= "1111111"; -- 8 WHEN "1001" => b <= "1111011"; -- 9 WHEN "1010" => b <= "1110000"; -- 10→7 WHEN "1011" => b <= "0110000"; -- 11→1 WHEN "1100" => b <= "0110011"; -- 12→4 WHEN "1101" => b <= "1111111"; -- 13→8 WHEN "1110" => b <= "1011111"; -- 14→6 WHEN "1111" => b <= "1111110"; -- 15→0 END CASE; END PROCESS; END;

5. 系统集成与调试

5.1 顶层模块设计

将所有子模块集成到一起，形成完整的系统：

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity whole is port ( clock, key: in std_logic; seg0: out std_logic_vector(6 downto 0); shu: out std_logic_vector(3 downto 0); f1: out std_logic_vector(3 downto 0); f2: out std_logic_vector(3 downto 0); f3: out std_logic_vector(3 downto 0); cat0: out std_logic_vector(7 downto 0) ); end entity whole; architecture a of whole is component div2000 port( clk: in std_logic; clear: in std_logic; clk_out: out std_logic ); end component; component random port ( clk1000: in std_logic; clk2: in std_logic; clear: in std_logic; f1_out: out std_logic_vector(3 downto 0); f2_out: out std_logic_vector(3 downto 0); f3_out: out std_logic_vector(3 downto 0); shu: out std_logic_vector(3 downto 0); cat: out std_logic_vector(7 downto 0) ); end component; component antisk port( clk: in std_logic; input: in std_logic; output: out std_logic ); end component; component seg port ( a: IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END component; signal clea, cp1000, cp2: std_logic; signal yi: std_logic_vector(3 downto 0); begin shu<=yi; u1: div2000 port map (clk=>clock, clear=>clea, clk_out=>cp2); u2: antisk port map(clk=>clock, input=>key, output=>clea); u3: random port map (clk1000=>clock, clk2=>cp2, clear=>clea, cat=>cat0, shu=>yi, f1_out=>f1, f2_out=>f2, f3_out=>f3); u4: seg port map (a=>yi, b=>seg0); end;