基于FPGA进位链的TDC高精度延时链设计与实现
1. FPGA进位链与TDC基础原理
时间数字转换器（TDC）是测量两个事件之间时间间隔的关键器件，在激光测距、高能物理实验等领域有广泛应用。传统ASIC方案成本高、周期长，而FPGA凭借其可编程特性成为理想替代方案。这里我们要重点利用的是FPGA底层硬件资源——进位链（Carry Chain）。
你可能不知道，FPGA的进位链原本是为算术运算设计的硬件加速通道。每个SLICE中的CARRY4元件包含4级进位逻辑，其物理布线长度固定，因此具有高度可预测的传输延迟。实测在Xilinx 7系列器件上，每级CARRY4延迟约53ps（后仿数据），这为我们构建高精度延时链提供了物理基础。
具体实现时，通过将前级CARRY4的COUT连接下级CARRY4的CIN，形成级联链。当信号从链首注入时，会在每个进位节点产生固定延迟。通过触发器阵列采样链上各节点的状态，就能获得信号传播的"快照"。例如使用200级CARRY4链时，理论时间分辨率可达：
理论分辨率 = 53ps × (4级/单元) ≈ 13.25ps/级 实际需要考虑时钟抖动、布线偏差等因素2. 延时链硬件设计实战
2.1 核心模块代码解析
让我们拆解line_tdc模块的关键实现。首先看CARRY4的级联方式：
generate for (i = 0; i <= STAGE/4 - 1; i = i+1) begin if(i == 0) begin :carry4_first CARRY4 CARRY4_INST ( .CO(dat_reg0[3:0]), // 首级输出 .CI(1'b0), // 首级输入接地 .CYINIT(sg_start) // 信号注入点 ); end else begin :carry4_others CARRY4 CARRY4_OTHERS ( .CO(dat_reg0[4*(i+1)-1:4*i]), .CI(dat_reg0[4*i-1]) // 连接前级输出 ); end end endgenerate这里有几个设计要点：
- 首级CARRY4使用CYINIT端口作为信号输入端
- 后续各级通过CI端口级联，形成单向传播链
- 每级CARRY4的COUT输出4位状态信号
2.2 采样时序设计
信号通过延时链后，需要用同步时钟采样。设计中采用双寄存器结构消除亚稳态：
for (j = 0; j <= STAGE - 1; j = j+1) begin FDRE FDRE_INST0 ( // 第一级采样 .Q(dat_reg1[j]), .C(clk_bufg), .D(dat_reg0[j]) ); FDRE FDRE_INST1 ( // 第二级采样 .Q(value_latch[j]), .D(dat_reg1[j]) ); end这种设计能有效应对信号在延时链中的传播与时钟域的跨域问题。实测表明，当系统时钟为400MHz（周期2.5ns）时，至少需要50级CARRY4才能覆盖一个时钟周期。
3. 物理布局约束技巧
3.1 关键位置锁定
为了保证延时链的线性度，需要通过约束文件固定首级CARRY4的位置：
set_property LOC SLICE_X0Y0 [get_cells line_tdc_inst/genblk1[0].carry4_first.CARRY4_INST]Xilinx布局器有个特性：当首级位置固定后，后续CARRY4会自动就近布局。这能确保：
- 进位链保持直线型走线
- 减少布线延迟差异
- 提高各单元延迟的一致性
3.2 时钟网络优化
时钟偏差会直接影响测量精度，因此需要：
- 使用MMCM生成400MHz系统时钟
- 通过BUFG驱动全局时钟网络
- 对采样时钟施加额外约束：
set_clock_groups -name async_clks -asynchronous \ -group [get_clocks clk_sys] \ -group [get_clocks {sg_start}]4. 标定与误差补偿
4.1 延迟标定方法
虽然理论单级延迟53ps，但实际需要标定：
- 注入已知时间间隔的测试脉冲
- 记录采样点跳变位置
- 通过最小二乘法拟合实际延迟值
实测数据显示，在XC7K325T芯片上：
- 平均单级延迟：52.8ps
- 标准差：±1.2ps
- 非线性误差：＜0.5%
4.2 温度补偿策略
FPGA延迟会随温度变化，建议：
- 在片内放置温度传感器
- 建立延迟-温度查找表
- 实时调整计算系数
例如采用XADC模块监测结温：
xadc_temp #(.CLK_FREQ(100_000_000)) xadc_inst( .temp_out(temp_value), .clk(clk_sys) );5. 数据转换与输出
5.1 二进制编码转换
延时链输出的thermometer码需要转换为二进制，这里采用树形搜索算法：
always@(*) begin decoding[0] = value_latch[(2**GAP_BITS)-2:0]; for (i = 0; i <= GAP_BITS-5; i = i+1) begin if(decoding[i][mid_point]) decoding[i+1] = decoding[i][upper_half]; else decoding[i+1] = decoding[i][lower_half]; end end这种结构能在log2(N)时间内完成转换，兼顾速度和资源消耗。
5.2 输出同步处理
最终输出需要与系统时钟同步：
always@(posedge clk_bufg) begin if(data_valid) begin bin_cs <= 1'b1; bin <= bin_final; end else begin bin_cs <= 1'b0; end end其中bin_cs作为数据有效标志，便于上位机采集。
6. 系统级验证方案
6.1 测试平台搭建
使用Verilog Testbench注入可控延迟信号：
initial begin sg_start = 0; #116; // 2.9ns延迟 sg_start = 1; #3; // 75ps脉宽 sg_start = 0; end通过调整#延迟值，可以验证系统的时间分辨率。
6.2 后仿真要点
前仿结果仅供参考，必须进行后仿：
- 生成SDF时序标注文件
- 在Vivado中设置：
set_property -name {xsim.simulate.runtime} -value {10us} -objects [get_filesets sim_1]- 特别注意时钟-数据关系：
时钟周期2.5ns → 应能分辨＞50ps的间隔7. 实际应用中的经验
在多个项目实践中发现，电源噪声会显著影响测量精度。建议：
- 为TDC模块单独供电
- 在电源引脚添加10uF+0.1uF去耦电容
- 使用LDO而非开关电源
另一个常见问题是信号反射，解决方法包括：
- 控制进位链长度（建议＜256级）
- 在末端添加匹配负载
- 使用IBUFDS处理差分信号