FPGA开发者必看：手把手教你用Verilog实现HDMI 1.4视频输出（基于Zynq 7020）
FPGA实战：基于Zynq 7020的HDMI 1.4发送器全流程开发指南
当我们需要在Zynq 7020的PL端实现HDMI输出时，面临的第一个挑战是如何将协议文档中的理论转化为可综合的RTL代码。本文将带你从TMDS编码器设计开始，逐步构建完整的HDMI发送系统，最终在开发板上实现1080p@60Hz的视频输出。
1. TMDS编码器设计与实现
TMDS（Transition Minimized Differential Signaling）是HDMI数据传输的核心编码技术。在Verilog中实现TMDS编码器需要考虑以下几个关键点：
1.1 编码算法原理
TMDS编码分为两个主要阶段：
- 最小化转换编码：将8位并行数据转换为9位串行数据，减少信号跳变
- 直流平衡：添加第10位使信号保持直流平衡
module tmds_encoder ( input clk, input [7:0] din, input c0, c1, // 控制信号 input de, // 数据使能 output reg [9:0] dout ); // 第一阶段：最小化转换编码 wire [8:0] q_m; assign q_m[0] = din[0]; assign q_m[1] = (q_m[0] ^ din[1]) ? ~q_m[0] : din[1]; // ... 中间6位类似处理 assign q_m[8] = ^din; // 奇偶校验位 // 第二阶段：直流平衡 always @(posedge clk) begin if (!de) begin // 控制周期编码 case ({c1,c0}) 2'b00: dout <= 10'b1101010100; 2'b01: dout <= 10'b0010101011; // ... 其他控制编码 endcase end else begin // 数据周期编码 if (cnt == 0 || ^q_m[7:0] == 1'b1) begin dout <= {~q_m[8], q_m[7:0]}; cnt <= cnt + (q_m[8] ? 1 : -1); end else begin dout <= {1'b1, q_m[7:0]}; cnt <= cnt + (q_m[8] ? 0 : -2); end end end endmodule1.2 通道对齐与时钟域处理
三个TMDS通道需要严格对齐，建议采用以下方法：
- 使用全局时钟网络分配时钟
- 在输出前插入IDELAY和ODELAY进行精细时序调整
- 对三个通道使用相同的时钟使能信号
2. 视频时序生成与同步信号
2.1 1080p@60Hz时序参数
| 参数 | 值 | 说明 |
|---|---|---|
| 水平有效像素 | 1920 | 每行显示像素数 |
| 水平消隐 | 280 | 包括前后肩和同步脉冲 |
| 垂直有效行 | 1080 | 每帧显示行数 |
| 垂直消隐 | 45 | 包括前后肩和同步脉冲 |
| 像素时钟 | 148.5MHz | 计算得出 |
2.2 同步状态机实现
module video_timing ( input pixel_clk, output reg hsync, output reg vsync, output reg de, output [11:0] x, output [11:0] y ); // 水平计数器 always @(posedge pixel_clk) begin if (hcnt == H_TOTAL-1) begin hcnt <= 0; if (vcnt == V_TOTAL-1) vcnt <= 0; else vcnt <= vcnt + 1; end else begin hcnt <= hcnt + 1; end end // 同步信号生成 always @(*) begin hsync = (hcnt >= H_SYNC_START && hcnt < H_SYNC_END); vsync = (vcnt >= V_SYNC_START && vcnt < V_SYNC_END); de = (hcnt < H_ACTIVE && vcnt < V_ACTIVE); end endmodule3. 数据岛与控制周期实现
3.1 状态机设计
HDMI传输包含三种状态：
- 视频数据期：传输有效像素数据
- 数据岛期：传输音频和辅助数据
- 控制期：传输同步和控制信息
module hdmi_state_machine ( input clk, input reset, output reg [1:0] state ); localparam CONTROL = 2'b00; localparam VIDEO = 2'b01; localparam ISLAND = 2'b10; always @(posedge clk or posedge reset) begin if (reset) begin state <= CONTROL; end else begin case (state) CONTROL: begin if (video_start) state <= VIDEO; else if (island_start) state <= ISLAND; end VIDEO: begin if (video_end) state <= CONTROL; end ISLAND: begin if (island_end) state <= CONTROL; end endcase end end endmodule3.2 TERC4编码实现
数据岛期使用TERC4编码将4位数据转换为10位编码：
function [9:0] terc4_enc; input [3:0] din; case (din) 4'h0: terc4_enc = 10'b1010011100; 4'h1: terc4_enc = 10'b1001100011; // ... 其他编码值 default: terc4_enc = 10'b0101100011; endcase endfunction4. Vivado集成与板级调试
4.1 时钟架构设计
Zynq 7020的HDMI实现需要多个时钟域协同工作：
- 像素时钟：148.5MHz（1080p@60Hz）
- TMDS时钟：像素时钟的5倍（用于OSERDES）
- AXI总线时钟：通常100MHz
建议使用MMCM生成所有时钟：
create_clock -period 6.734 [get_ports clk_in] create_generated_clock -name pixel_clk [get_pins mmcm/CLKOUT1] create_generated_clock -name tmds_clk [get_pins mmcm/CLKOUT2] -multiply_by 54.2 I/O约束与布局
HDMI接口需要严格的时序约束：
set_property PACKAGE_PIN H17 [get_ports {hdmi_tx_p[0]}] set_property IOSTANDARD TMDS_33 [get_ports {hdmi_tx_p[*]}] set_input_delay -clock [get_clocks tmds_clk] 0.5 [get_ports {hdmi_tx_p[*]}]4.3 调试技巧
ILA调试：捕获关键信号验证时序
- TMDS编码输出
- 同步信号时序
- 状态机状态
眼图测试：使用示波器检查信号质量
- 确保差分对阻抗匹配
- 检查信号过冲和振铃
EDID读取：验证显示器支持的模式
// EDID读取状态机示例 module edid_reader ( input clk, inout sda, output scl, output [7:0] edid_data, output data_valid ); // I2C主控制器实现 // ... endmodule5. 性能优化与进阶技巧
5.1 时序收敛策略
| 优化方法 | 实施手段 | 预期效果 |
|---|---|---|
| 流水线设计 | 增加寄存器级数 | 提高最大时钟频率 |
| 逻辑复用 | 共享计算资源 | 减少LUT使用量 |
| 时序约束 | 多周期路径设置 | 改善时序报告 |
5.2 资源利用对比
实现1080p@60Hz HDMI发送器的典型资源占用：
| 资源类型 | 使用量 | 可用量 | 利用率 |
|---|---|---|---|
| LUT | 4232 | 53200 | 8% |
| FF | 5678 | 106400 | 5% |
| BRAM | 6 | 140 | 4% |
| DSP | 0 | 220 | 0% |
5.3 动态配置实现
通过AXI接口实现运行时配置：
module hdmi_config #( parameter ADDR_WIDTH = 8, parameter DATA_WIDTH = 32 )( input axi_clk, input axi_resetn, // AXI Lite接口 input [ADDR_WIDTH-1:0] axi_awaddr, // ... 其他AXI信号 // 配置输出 output reg [7:0] video_mode, output reg [15:0] h_total, // ... 其他配置参数 ); // AXI寄存器实现 always @(posedge axi_clk) begin if (!axi_resetn) begin video_mode <= 8'h01; // 默认1080p h_total <= 16'd2200; // ... 其他默认值 end else if (axi_wvalid) begin case (axi_awaddr) 8'h00: video_mode <= axi_wdata[7:0]; 8'h04: h_total <= axi_wdata[15:0]; // ... 其他寄存器 endcase end end endmodule在完成HDMI发送器的实现后，实际测试中发现信号完整性对显示质量影响很大。建议在PCB布局时就将HDMI差分对作为高速信号处理，保持阻抗连续并远离噪声源。对于需要长时间运行的场景，还可以添加温度监控和自适应均衡功能。